VHDL及數(shù)字電路驗(yàn)證

第1章 緒論 1
1．1 電路系統(tǒng) 1
1．1．1 電路系統(tǒng)的分類 1
1．1．2 模擬電路系統(tǒng)及其特點(diǎn) 1
1．1．3 數(shù)字電路系統(tǒng)及其特點(diǎn) 2
1．2 VHDL語言的產(chǎn)生背景、功能及特點(diǎn) 2
1．2．1 EDA概念 2
1．2．2 EDA技術(shù)發(fā)展階段 2
1．2．3 EDA技術(shù)的研究內(nèi)容 4
1．2．4 HDL語言的概念及分類 5
1．2．5 VHDL語言的發(fā)展及特點(diǎn) 6
1．3 PLD與FPGA 7
1．3．1 簡單低密度器件（SPLD） 8
1．3．2 CPLD 9
1．3．3 FPGA 12
1．3．4 器件供應(yīng)商及第三方軟件介紹 13
習(xí)題 16
第2章 VHDL程序框架及組成 17
2．1 概述 17
2．2 語法規(guī)則及命名 17
2．2．1 書寫規(guī)定 17
2．2．2 標(biāo)識符 18
2．2．3 擴(kuò)展標(biāo)識符 18
2．2．4 保留字及專用字 19
2．3 VHDL基本架構(gòu) 19
2．3．1 設(shè)計(jì)庫 20
2．3．2 包集合 22
2．3．3 實(shí)體 24
2．3．4 構(gòu)造體 26
2．3．5 配置 28
3．配置的格式 28
2．4 小結(jié) 31
習(xí)題 31
第3章 VHDL語言數(shù)據(jù)類型 32
3．1 數(shù)據(jù)類型概述 32
3．2 標(biāo)準(zhǔn)預(yù)定義數(shù)據(jù)類型 32
3．2．1 可綜合數(shù)據(jù)類型 33
3．2．1 不可綜合數(shù)據(jù)類型 36
3．3 用戶自定義數(shù)據(jù)類型 38
3．3．1 枚舉類型 39
3．3．2 數(shù)組類型 39
3．3．3 記錄類型 40
3．3．4 尋址類型 41
3．3．5 文件類型 41
3．4 數(shù)據(jù)類型的轉(zhuǎn)換 42
3．5 小結(jié) 44
習(xí)題 44
第4章 VHDL語言數(shù)據(jù)對象及運(yùn)算操作符 45
4．1 數(shù)據(jù)對象及其分類 45
4．1．1 常量 45
4．1．2 信號 46
4．1．3 變量 47
4．1．4 文件 49
4．2 運(yùn)算操作符 51
4．2．1 邏輯運(yùn)算符 51
4．2．2 算術(shù)運(yùn)算符 52
4．2．3 關(guān)系運(yùn)算符 52
4．2．4 移位操作符 53
4．2．5 并置運(yùn)算符 54
4．3 小結(jié) 55
習(xí)題 55
第5章 VHDL語言主要描述語句 57
5．1 概述 57
5．2 并發(fā)描述語句 57
5．2．1 進(jìn)程語句 58
5．2．2 信號代入語句 59
5．2．3 元件例化語句 64
5．2．4 過程調(diào)用語句 69
5．2．5 類屬語句 71
5．2．6 生成語句 72
5．2．7 并行仿真語句 75
5．2．8 塊語句 77
5．3 順序描述語句 78
5．3．1 進(jìn)程語句 79
5．3．2 賦值語句 79
5．3．3 條件判斷語句 81
5．3．4 CASE語句 83
5．3．5 調(diào)用語句 87
5．3．6 循環(huán)語句 90
5．3．7 仿真描述語句 94
5．3．8 空語句 98
5．4 小結(jié) 99
習(xí)題 99
第6章 VHDL語言屬性 100
6．1 概述 100
6．2 數(shù)值類屬性 100
6．2．1 常規(guī)數(shù)據(jù)類型的數(shù)值屬性 101
6．2．2 數(shù)組類型的數(shù)值屬性 101
6．2．3 塊的數(shù)值屬性 102
6．3 函數(shù)類屬性 103
6．3．1 函數(shù)數(shù)據(jù)類型屬性 103
6．3．2 函數(shù)數(shù)組屬性 105
6．3．3 函數(shù)信號屬性 106
6．3．4 信號類屬性 110
6．4 數(shù)據(jù)類型屬性 113
6．5 數(shù)據(jù)區(qū)間類屬性 113
6．6 用戶自定義屬性 114
6．7 小結(jié) 115
習(xí)題 115
第7章 VHDL語言構(gòu)造體的描述方式 117
7．1 概述 117
7．2 行為描述方式 117
7．2．1 行為描述方式的概念和特點(diǎn) 117
7．2．2 行為描述方式舉例 117
7．3 結(jié)構(gòu)化描述方式 119
7．3．1 結(jié)構(gòu)化描述方式的概念和特點(diǎn) 119
7．3．2 結(jié)構(gòu)化描述舉例 119
7．4 數(shù)據(jù)流描述方式 123
7．4．1 數(shù)據(jù)流描述方式的概念和特點(diǎn) 123
7．4．2 數(shù)據(jù)流描述方式舉例 124
7．5 混合描述方式 125
7．5．1 混合描述方式的概念和特點(diǎn) 125
7．5．2 混合描述方式舉例 126
7．6 數(shù)據(jù)流描述中應(yīng)注意的問題 126
7．6．1 非法狀態(tài)傳遞問題 126
7．6．2 進(jìn)程中時(shí)鐘沿的使用問題 128
7．6．3 綜合電路問題 128
7．7 小結(jié) 132
習(xí)題 132
第8章 數(shù)字邏輯電路設(shè)計(jì) 133
8．1 概述 133
8．2 組合邏輯電路設(shè)計(jì) 133
8．2．1 選擇器和分配器 133
8．2．2 編碼器和譯碼器 138
8．2．3 數(shù)字比較器 144
8．2．4 加法器 146
8．2．5 三態(tài)門及總線緩沖器 148
8．2．6 奇偶校驗(yàn)器 152
8．3 時(shí)序邏輯電路設(shè)計(jì) 153
8．3．1 觸發(fā)器 153
8．3．2 寄存器的設(shè)計(jì) 159
8．3．3 計(jì)數(shù)器 162
8．4 小結(jié) 168
習(xí)題 168
第9章 狀態(tài)機(jī)設(shè)計(jì) 169
9．1 概述 169
9．2 狀態(tài)機(jī)的特點(diǎn) 170
9．3 狀態(tài)機(jī)的組成 170
9．4 狀態(tài)機(jī)的描述風(fēng)格 174
9．5 狀態(tài)機(jī)的狀態(tài)編碼 175
9．5．1 直接輸出型編碼 175
9．5．2 順序編碼 176
9．5．3 格雷碼編碼 176
9．5．4 獨(dú)熱碼編碼 177
9．6 狀態(tài)機(jī)剩余狀態(tài)處理 178
9．7 有限狀態(tài)機(jī)的復(fù)位 179
9．8 小結(jié) 183
習(xí)題 183
第10章 MODELSIM仿真與測試平臺的搭建 184
10．1 引言 184
10．2 ModelSim仿真軟件 184
10．2．1 ModelSim簡介 184
10．2．2 ModelSim軟件的安裝及破解 184
10．2．3 軟件仿真步驟 188
10．3 測試及驗(yàn)證平臺 192
10．3．1 仿真軟件編輯輸入 193
10．3．2 仿真輸入波形的產(chǎn)生 193
10．3．3 測試平臺的搭建 198
10．4 小結(jié) 201
習(xí)題 201
第11章 QUARTUS II集成開發(fā)環(huán)境 202
11．1 概述 202
11．2 Quartus II軟件開發(fā)流程 203
11．2．1 新建工程設(shè)計(jì)流程 204
11．2．2 設(shè)計(jì)輸入流程 207
11．2．3 編譯及綜合流程 217
11．2．4 仿真驗(yàn)證 220
11．2．5 硬件下載與驗(yàn)證 224
11．3 Quartus II軟件其他常用功能應(yīng)用 227
11．3．1 嵌入式邏輯分析儀 227
11．3．2 信號探針 230
11．3．3 功耗分析工具 231
11．3．4 存儲器內(nèi)容編輯 233
11．3．5 邏輯分析儀接口編輯器 235
11．4 小結(jié) 236
習(xí)題 236
第12章 FPGA器件及其開發(fā)平臺 237
12．1 FPGA工作原理 237
12．2 Altera FPGA芯片 237
12．2．1 Altera PLD芯片的分類 237
12．2．2 Altera PLD的命名 237
12．2．3 Cylone系列FPGA的功能和結(jié)構(gòu) 238
12．3 FPGA與CPLD的比較 245
12．3．1 FPGA與CPLD的相同點(diǎn) 245
12．3．2 CPLD和FPGA的區(qū)別 245
12．4 FPGA開發(fā)流程 246
12．5 FPGA開發(fā)平臺：最小系統(tǒng)設(shè)計(jì) 247
12．5．1 FPGA芯片有關(guān)引腳 247
12．5．2 PROM芯片型號及電路連接 248
12．5．3 全局時(shí)鐘發(fā)生電路 249
12．5．4 JTAG下載電路 250
12．5．5 電源電路設(shè)計(jì) 250
12．5．6 其他IO接口電路 251
12．6 小結(jié) 252
習(xí)題 252
第13章 FPGA典型應(yīng)用設(shè)計(jì) 253
13．1 IP知識產(chǎn)權(quán)模塊 253
13．1．1 IP模塊的概念 253
13．1．2 IP模塊的分類 253
13．1．3 IP模塊的復(fù)用 254
13．2 分頻器的設(shè)計(jì)驗(yàn)證 255
13．2．1 奇偶數(shù)分頻器通用IP核的設(shè)計(jì) 255
13．2．2 占空比可調(diào)的分頻器的設(shè)計(jì) 258
13．3 交通燈控制器的設(shè)計(jì) 260
13．3．1 設(shè)計(jì)要求 260
13．3．2 設(shè)計(jì)原理 260
13．3．3 VHDL語句描述 261
13．3．4 元件符號及端口說明 262
13．3．5 仿真驗(yàn)證 263
13．4 串口異步收發(fā)控制器的設(shè)計(jì) 263
13．4．1 UART數(shù)據(jù)幀格式 264
13．4．2 UART的實(shí)現(xiàn) 264
13．5 I2C總線通信控制器的設(shè)計(jì) 274
13．5．1 I2C總線簡介 274
13．5．2 I2C總線幀格式 274
13．5．3 I2C總線頂層模塊設(shè)計(jì) 275
13．5．4 I2C時(shí)鐘模塊的設(shè)計(jì) 275
13．5．5 I2C寫數(shù)據(jù)模塊設(shè)計(jì) 276
13．6 并行ADC0809控制模塊設(shè)計(jì) 279
13．6．1 設(shè)計(jì)原理 279
13．6．2 狀態(tài)機(jī)設(shè)計(jì) 279
13．6．3 VHDL語言描述 280
13．6．4 測試平臺的設(shè)計(jì) 281
13．6．5 仿真結(jié)果 282
13．7 串行DAC TLC5615控制模塊設(shè)計(jì) 282
13．7．1 設(shè)計(jì)原理 283
13．7．2 設(shè)計(jì)狀態(tài)圖 283
13．7．3 VHDL源程序 283
13．7．4 元件符號及端口說明 285
13．7．5 仿真驗(yàn)證 285
13．8 正弦信號發(fā)生器的設(shè)計(jì) 285
13．8．1 正弦信號發(fā)生器工作原理 285
13．8．2 定制初始化數(shù)據(jù)文件 286
13．8．3 定制LPM_ROM元件 286
13．9 小結(jié) 289
習(xí)題 289
主要參考文獻(xiàn) 291