使用SystemVerilog進(jìn)行RTL建模：基于SystemVerilog的ASIC與FPGA設(shè)計(jì)

定　價(jià)：￥98.00

作　者：	（美）斯圖爾特·薩瑟蘭（Stuart Sutherland）
出版社：	科學(xué)出版社
叢編項(xiàng)：
標(biāo)　簽：	暫缺

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ISBN：	9787030816894	出版時(shí)間：	2025-03-01	包裝：	平裝
開本：	16開	頁數(shù)：		字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　《使用System Verilog進(jìn)行RTL建模——基于System Verilog的ASIC與FPGA設(shè)計(jì)》幾乎涵蓋使用SystemVerilog在RTL層面對(duì)ASIC和FPGA進(jìn)行建模的所有方面，旨在為數(shù)字IC設(shè)計(jì)工程師提供全面的學(xué)習(xí)與參考資料?！妒褂肧ystem Verilog進(jìn)行RTL建模——基于System Verilog的ASIC與FPGA設(shè)計(jì)》基于SystemVerilog-2017標(biāo)準(zhǔn)，*先闡述SystemVerilog與傳統(tǒng)Verilog的區(qū)別，以及其在仿真和綜合中的作用，并對(duì)RTL和門級(jí)建模等抽象級(jí)別進(jìn)行定義；接著深入探討多種數(shù)據(jù)類型，包括線網(wǎng)和變量類型、用戶自定義類型等，詳細(xì)說明其使用方法和注意事項(xiàng)；對(duì)于運(yùn)算符和編程語句，《使用System Verilog進(jìn)行RTL建模——基于System Verilog的ASIC與FPGA設(shè)計(jì)》也進(jìn)行了全面講解，強(qiáng)調(diào)如何正確使用它們編寫可綜合的RTL模型。此外，《使用System Verilog進(jìn)行RTL建模——基于System Verilog的ASIC與FPGA設(shè)計(jì)》各章節(jié)包含豐富示例和代碼片段，聚焦特定SystemVerilog構(gòu)造，展示了如何在實(shí)際設(shè)計(jì)中運(yùn)用相關(guān)知識(shí)。同時(shí)，針對(duì)ASIC和FPGA的建模特點(diǎn)，討論了不同技術(shù)對(duì)RTL建模風(fēng)格的影響，并提供了相應(yīng)的編碼建議。附錄部分還匯總了*佳實(shí)踐指南，列出了關(guān)鍵字集，并提供了額外資源，方便讀者查閱和進(jìn)一步學(xué)習(xí)。

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圖書目錄

目錄
第1章 SystemVerilog仿真與綜合 1
1.1 Verilog和System Verilog的區(qū)別 2
1.2 RTL 和門級(jí)建模 7
1.3 定義System Verilog的RTL綜合子集 12
1.4 針對(duì)ASIC和FPGA的建模 12
1.5 System Verilog仿真 16
1.6 數(shù)字綜合 29
1.7 System Veriloglint檢查器 33
1.8 邏輯等價(jià)檢查器 33
1.9 小結(jié) 34
第2章 RTL建?；A(chǔ) 35
2.1 模塊和過程塊 36
2.2 System Verilog語言規(guī)則 37
2.3 模塊 49
2.4 模塊實(shí)例和層次結(jié)構(gòu) 51
2.5 小結(jié) 56
第3章線網(wǎng)和變量類型 57
3.1 4 態(tài)數(shù)據(jù)值 58
3.2 文本值（數(shù)字） 58
3.3 類型和數(shù)據(jù)類型 63
3.4 變量類型 63
3.5 線網(wǎng)類型 72
3.6 端口聲明 79
3.7 線網(wǎng)和變量的非合并數(shù)組 85
3.8 參數(shù)常量 89
3.9 常量變量 94
3.10 小結(jié) 95
第4章用戶定義的類型和包 97
4.1 用戶定義類型 98
4.2 System Verilog包 99
4.3 $unit命名空間 108
4.4 枚舉類型 110
4.5 結(jié)構(gòu)體 119
4.6 聯(lián)合體 125
4.7 使用結(jié)構(gòu)體和聯(lián)合體的數(shù)組 131
4.8 小結(jié) 133
第5章 RTL表達(dá)式運(yùn)算符 137
5.1 運(yùn)算符表達(dá)式規(guī)則 138
5.2 連接和復(fù)制運(yùn)算符 142
5.3 條件運(yùn)算符 146
5.4 位運(yùn)算符 149
5.5 歸約運(yùn)算符 153
5.6 邏輯運(yùn)算符 155
5.7 比較運(yùn)算符 160
5.8 全等運(yùn)算符 163
5.9 集合成員關(guān)系運(yùn)算符 165
5.10 移位運(yùn)算符 168
5.1 1 流操作符（打包和解包） 175
5.1 2 算術(shù)運(yùn)算符 177
5.1 3 增量和減量運(yùn)算符 182
5.1 4 賦值運(yùn)算符 188
5.1 5 類型轉(zhuǎn)換運(yùn)算符和類型轉(zhuǎn)換 190
5.1 6 運(yùn)算符優(yōu)先級(jí) 200
5.1 7 總結(jié) 202
第6章 RTL編程語句 203
6.1 System Verilog過程塊 204
6.2 決策語句 209
6.3 循環(huán)語句 221
6.4 跳轉(zhuǎn)語句 232
6.5 空操作語句 234
6.6 RTL 建模中的函數(shù)和任務(wù) 236
6.7 小結(jié) 242
第7章組合邏輯建模 243
7.1 連續(xù)賦值（布爾表達(dá)式） 244
7.2 always和always_comb過程塊 248
7.3 使用函數(shù)表示組合邏輯 255
7.4 組合邏輯決策優(yōu)先級(jí) 256
7.5 小結(jié) 262
第8章時(shí)序邏輯建模 265
8.1 觸發(fā)器和寄存器的RTL 模型 266
8.2 建模有限狀態(tài)機(jī)（FSM） 290
8.3 建模內(nèi)存設(shè)備（如RAM） 308
8.4 小結(jié) 312
第9章建模鎖存器和避免非設(shè)計(jì)意圖的鎖存器 313
9.1 鎖存器建模 314
9.2 非設(shè)計(jì)意圖的鎖存器 318
9.3 在不完整的決策中避免產(chǎn)生鎖存器 320
9.4 小結(jié) 341
第10章通信總線建模——接口端口（interface ports） 343
10.1 接口的概念 344
10.2 將interface用作模塊端口 354
10.3 接口的modports 356
10.4 接口方法（任務(wù)和函數(shù)） 361
10.5 接口過程代碼 364
10.6 參數(shù)化接口 366
10.7 綜合接口 367
10.8 小結(jié) 370
附錄 371
附錄A *佳實(shí)踐指南 372
附錄B System Verilog關(guān)鍵字 377
附錄C RTL模型中的X態(tài)樂觀與X態(tài)悲觀 382
附錄D 其他資源 420