新編數(shù)字邏輯電路（第3版）

第1章數(shù)制與編碼1
1.1概述1
1.1.1模擬電子技術和數(shù)字電子技術1
1.1.2脈沖信號和數(shù)字信號1
1.1.3數(shù)字電路的特點2
1.2數(shù)制及其轉(zhuǎn)換2
1.2.1數(shù)制2
1.2.2數(shù)制之間的轉(zhuǎn)換4
1.3編碼6
1.3.1二十進制編碼6
1.3.2字符編碼7
1.4數(shù)字系統(tǒng)的EDA設計流程8
1.4.1設計準備8
1.4.2設計輸入8
1.4.3設計處理9
1.4.4設計校驗10
1.4.5器件編程10
1.4.6器件測試10
本章小結(jié)10
思考題和習題11
第2章邏輯代數(shù)和硬件描述語言基礎12
2.1邏輯代數(shù)基本概念12
2.1.1邏輯常量和邏輯變量12
2.1.2基本邏輯和復合邏輯12
2.1.3邏輯函數(shù)的表示方法16
2.1.4邏輯函數(shù)的相等18
2.2邏輯代數(shù)的運算法則19
2.2.1邏輯代數(shù)的基本公式19
2.2.2邏輯代數(shù)的基本定理20
2.2.3邏輯代數(shù)的常用公式21
2.2.4異或運算公式22
2.3邏輯函數(shù)的表達式23
2.3.1邏輯函數(shù)常用表達式24
2.3.2邏輯函數(shù)的標準表達式24
2.4邏輯函數(shù)的簡化26
2.4.1邏輯函數(shù)簡化的意義26
2.4.2邏輯函數(shù)的公式簡化法27
2.4.3邏輯函數(shù)的卡諾圖簡化法27
2.4.4邏輯函數(shù)具有的約束概念28
2.5Verilog HDL基礎28
2.5.1Verilog HDL設計模塊的基本結(jié)構28
2.5.2Verilog HDL的詞法29
2.5.3Verilog HDL的語句35
2.5.4不同抽象級別的Verilog HDL模型41
本章小結(jié)42
思考題和習題42
第3章門電路44
3.1概述44
3.2晶體二極管和三極管的開關特性45
3.2.1晶體二極管的開關特性45
3.2.2晶體三極管的開關特性 49
3.3分立元件門54
3.3.1二極管與門54
3.3.2二極管或門56
3.3.3三極管非門57
3.3.4復合邏輯門57
3.3.5正邏輯和負邏輯59
3.4TTL集成門60
3.4.1TTL與非門60
3.4.2TTL與非門的外部特性61
3.4.3TTL與非門的主要參數(shù)66
3.4.4TTL與非門的改進電路67
3.4.5TTL其他類型的集成電路 68
3.4.6TTL集成門多余輸入端的處理71
3.4.7TTL電路的系列產(chǎn)品71
3.5其他類型的雙極型集成電路71
3.5.1ECL電路72
3.5.2I2L電路72
3.6MOS集成門72
3.6.1MOS管72
3.6.2MOS反相器74
3.6.3MOS門76
3.6.4CMOS門的外部特性80
3.7基于Verilog HDL的門電路設計81
3.7.1用assign語句建模方法實現(xiàn)門電路的描述81
3.7.2用門級元件例化方式設計門電路84
3.7.3三態(tài)輸出電路的設計85
本章小結(jié)89
思考題和習題90
第4章組合邏輯電路94
4.1概述94
4.1.1組合邏輯電路的結(jié)構和特點94
4.1.2組合邏輯電路的分析方法94
4.1.3組合邏輯電路的設計方法95
4.2若干個常用的組合邏輯電路99
4.2.1算術運算電路 99
4.2.2編碼器102
4.2.3譯碼器105
4.2.4數(shù)據(jù)選擇器109
4.2.5數(shù)值比較器111
4.2.6奇偶校驗器113
4.3組合邏輯電路設計115
4.3.1采用中規(guī)模集成部件實現(xiàn)組合邏輯電路的方法115
4.3.2基于Verilog HDL的組合邏輯電路的設計方法119
4.4組合邏輯電路的競爭冒險現(xiàn)象132
本章小結(jié)134
思考題和習題134
第5章觸發(fā)器138
5.1概述138
5.2基本RS觸發(fā)器139
5.2.1由與非門構成的基本RS觸發(fā)器139
5.2.2由或非門構成的基本RS觸發(fā)器141
5.3鐘控觸發(fā)器142
5.3.1鐘控RS觸發(fā)器142
5.3.2鐘控D觸發(fā)器143
5.3.3鐘控JK觸發(fā)器144
5.3.4鐘控T觸發(fā)器146
5.3.5鐘控T′觸發(fā)器147
5.4集成觸發(fā)器147
5.4.1主從JK觸發(fā)器147
5.4.2邊沿JK觸發(fā)器149
5.4.3維持阻塞結(jié)構集成觸發(fā)器151
5.5觸發(fā)器之間的轉(zhuǎn)換152
5.5.1用JK觸發(fā)器實現(xiàn)其他類型的觸發(fā)器152
5.5.2用D觸發(fā)器實現(xiàn)其他類型的觸發(fā)器153
5.6基于Verilog HDL的觸發(fā)器設計154
5.6.1基本RS觸發(fā)器的設計154
5.6.2D鎖存器的設計156
5.6.3D觸發(fā)器的設計156
5.6.4JK觸發(fā)器的設計157
本章小結(jié)158
思考題和習題159
第6章時序邏輯電路162
6.1概述162
6.1.1時序邏輯電路的結(jié)構和特點162
6.1.2時序邏輯電路功能的描述方法162
6.1.3時序邏輯電路的分析方法163
6.1.4同步時序邏輯電路和異步時序邏輯電路165
6.2寄存器和移位寄存器165
6.2.1寄存器165
6.2.2移位寄存器166
6.2.3集成移位寄存器167
6.3計數(shù)器169
6.3.1同步計數(shù)器的分析169
6.3.2異步計數(shù)器的分析173
6.3.3集成計數(shù)器178
6.4時序邏輯電路的設計181
6.4.1數(shù)碼寄存器的設計182
6.4.2移位寄存器的設計184
6.4.3計數(shù)器的設計187
6.4.4順序脈沖發(fā)生器的設計193
6.4.5序列信號發(fā)生器的設計194
6.4.6偽隨機信號發(fā)生器的設計195
6.4.7序列信號檢測器的設計197
本章小結(jié)198
思考題和習題198
第7章脈沖單元電路202
7.1概述202
7.1.1脈沖單元電路的分類、結(jié)構和波形參數(shù)202
7.1.2脈沖波形參數(shù)的分析方法203
7.1.3555定時器204
7.2施密特觸發(fā)器205
7.2.1用555定時器構成的施密特觸發(fā)器205
7.2.2集成施密特觸發(fā)器208
7.3單穩(wěn)態(tài)觸發(fā)器209
7.3.1用555定時器構成的單穩(wěn)態(tài)觸發(fā)器209
7.3.2集成單穩(wěn)態(tài)觸發(fā)器211
7.4多諧震蕩器214
7.4.1用555定時器構成的多諧震蕩器214
7.4.2用門電路構成的多諧震蕩器 216
7.4.3石英晶體震蕩器217
7.4.4用施密特電路構成的多諧震蕩器217
本章小結(jié)218
思考題和習題219
第8章數(shù)/模和模/數(shù)轉(zhuǎn)換221
8.1概述221
8.2數(shù)/模（D/A）轉(zhuǎn)換222
8.2.1D/A轉(zhuǎn)換器的結(jié)構222
8.2.2D/A轉(zhuǎn)換器的主要技術指標226
8.2.3集成D/A轉(zhuǎn)換器 227
8.3模/數(shù)（A/D）轉(zhuǎn)換229
8.3.1A/D轉(zhuǎn)換器的基本原理229
8.3.2A/D轉(zhuǎn)換器的類型232
8.3.3A/D轉(zhuǎn)換器的主要技術指標237
8.3.4集成A/D轉(zhuǎn)換器238
本章小結(jié)239
思考題和習題239
第9章半導體存儲器241
9.1概述241
9.1.1半導體存儲器的結(jié)構241
9.1.2半導體存儲器的分類242
9.2隨機存儲器243
9.2.1靜態(tài)隨機存儲器243
9.2.2動態(tài)隨機存儲器244
9.2.3隨機存儲器的典型芯片245
9.2.4隨機存儲器的擴展246
9.3只讀存儲器248
9.3.1固定只讀存儲器248
9.3.2可編程只讀存儲器249
9.3.3可擦除可編程只讀存儲器249
9.3.4只讀存儲器的應用250
9.3.5可編程邏輯陣列252
9.4基于Verilog HDL的存儲器設計253
9.4.1RAM的設計253
9.4.2ROM的設計255
本章小結(jié)257
思考題和習題257
第10章數(shù)字電路系統(tǒng)的設計259
10.1數(shù)字電路系統(tǒng)的設計方法259
10.1.1數(shù)字電路系統(tǒng)設計的圖形編輯方式259
10.1.2數(shù)字電路系統(tǒng)設計的元件例化方式261
10.224小時計時器的設計263
10.2.12千萬分頻器的設計264
10.2.260進制分頻器的設計264
10.2.324進制分頻器的設計265
10.2.424小時計時器的頂層設計266
10.3交通燈控制器的設計267
10.3.1100進制減法計數(shù)器的設計267
10.3.2控制器的設計268
10.3.3交通燈控制器的頂層設計269
10.4波形發(fā)生器的設計271
10.4.1計數(shù)器cnt256的設計272
10.4.2存儲器rom0的設計273
10.4.3多路選擇器mux_1的設計275
10.4.4波形發(fā)生器的頂層設計276
10.58位十進制頻率計的設計277
10.5.1測頻控制信號發(fā)生器testctl的設計277
10.5.2十進制加法計數(shù)器cnt10x8v的設計278
10.5.38位十進制鎖存器reg4x8v的設計280
10.5.4頻率計的頂層設計281
本章小結(jié)282
思考題和習題282
第11章可編程邏輯器件283
11.1PLD的基本原理283
11.1.1PLD的分類283
11.1.2陣列型PLD286
11.1.3FPGA290
11.1.4基于查找表結(jié)構的PLD292
11.2PLD的設計技術295
11.2.1PLD的設計方法296
11.2.2PLD的設計流程296
11.2.3ISP技術296
11.2.4邊界掃描測試技術300
11.3PLD的編程與配置300
11.3.1CPLD的ISP方式編程301
11.3.2使用PC機的并口配置FPGA302
本章小結(jié)303
思考題和習題304
主要參考文獻305
附錄國產(chǎn)半導體集成電路型號命名法306