Cadence Allegro 進(jìn)階實(shí)戰(zhàn)與高速PCB設(shè)計(jì)

目　　錄
第1章　Cadence Allegro軟件概述和安裝 （1）
1．1　PCB設(shè)計(jì)軟件介紹 （1）
1．2　硬件系統(tǒng)配置要求 （1）
1．3　Cadence Allegro 16．6軟件安裝 （2）
1．4　Cadence Allegro 16．6軟件配置 （4）
第2章　基于STM32核心板的OrCAD原理圖設(shè)計(jì) （7）
2．1　原理圖設(shè)計(jì)流程 （7）
2．2　創(chuàng)建原理圖工程 （8）
2．3　新建、刪除及重命名原理圖 （9）
2．4　原理圖規(guī)范 （12）
2．4．1　設(shè)置可視柵格和捕捉柵格 （12）
2．4．2　設(shè)置紙張大小 （13）
2．4．3　設(shè)置右下角標(biāo)題 （14）
2．5　快捷鍵介紹 （18）
2．6　加載元器件庫 （19）
2．7　放置和刪除元器件 （21）
2．8　元器件的連線 （24）
2．9　原理圖的DRC檢查 （27）
2．10　常見問題及解決辦法 （30）
2．10．1　導(dǎo)線十字交叉但未連接 （30）
2．10．2　元器件編號重復(fù) （31）
2．10．3　檢查VCC和GND是否短路 （31）
2．10．4　在原理圖中復(fù)制元器件 （32）
2．10．5　在原理圖中對元器件進(jìn)行90°旋轉(zhuǎn) （32）
2．10．6　在原理圖中對元器件進(jìn)行X軸旋轉(zhuǎn)或Y軸旋轉(zhuǎn) （32）
2．10．7　在原理圖中搜索 （32）
2．10．8　瀏覽Parts （33）
第3章　Allegro SPB環(huán)境設(shè)置 （35）
3．1　User Preference常用操作設(shè)置 （35）
3．2　Design Parameter Editor參數(shù)設(shè)置 （53）
3．2．1 “Display”標(biāo)簽頁 （53）
3．2．2 “Design”標(biāo)簽頁 （55）
3．3　格點(diǎn)的設(shè)置 （58）
3．3．1　格點(diǎn)設(shè)置的基本原則 （58）
3．3．2　Allegro格點(diǎn)的設(shè)置方法及技巧 （58）
3．4　常用圖層及其顏色可見設(shè)置 （61）
3．4．1　圖層設(shè)置界面介紹 （61）
3．4．2　圖層顏色設(shè)置方法 （65）
第4章　快捷鍵的設(shè)置 （66）
4．1　使用alias和funckey命令設(shè)置快捷鍵 （66）
4．2　設(shè)置環(huán)境變量 （67）
4．3　查看當(dāng)前快捷鍵設(shè)置 （68）
4．4　Script的錄制與快捷鍵的添加 （68）
4．5　skill文件的使用 （71）
4．6　Stroke的錄制與使用 （72）
第5章　Allegro PCB元器件封裝設(shè)計(jì)和封裝庫管理 （73）
5．1　焊盤的命名規(guī)則 （73）
5．1．1　貼片SMD焊盤的命名 （73）
5．1．2　通孔插件焊盤的命名 （74）
5．2　焊盤的創(chuàng)建 （75）
5．2．1　焊盤編輯器界面的介紹 （75）
5．2．2　貼片焊盤的設(shè)計(jì) （77）
5．2．3　通孔焊盤的設(shè)計(jì) （79）
5．3　封裝創(chuàng)建實(shí)例 （81）
5．4　用軟件向?qū)?chuàng)建封裝 （86）
第6章　設(shè)計(jì)信息的導(dǎo)入 （91）
6．1　創(chuàng)建PCB文件 （91）
6．2　手動設(shè)計(jì)板框和定位孔 （92）
6．2．1　板框設(shè)計(jì) （92）
6．2．2　定位孔的設(shè)計(jì) （94）
6．3　導(dǎo)入結(jié)構(gòu)圖及板框設(shè)計(jì) （95）
6．4　導(dǎo)入網(wǎng)表到PCB （98）
6．4．1　原理圖生成網(wǎng)表 （98）
6．4．2　網(wǎng)表的導(dǎo)入 （99）
6．4．3　放置元器件 （101）
6．5　導(dǎo)出網(wǎng)表時常見的錯誤和解決方法 （102）
6．5．1　編號重復(fù) （102）
6．5．2　未分配封裝 （104）
6．5．3　同一個Symbol中引腳號重復(fù) （104）
6．5．4　同一個Symbol中引腳名重復(fù) （105）
6．5．5　封裝屬性中包含非法字符 （106）
6．5．6　元器件缺少引腳號 （106）
6．6　導(dǎo)入網(wǎng)表時常見的錯誤和解決方法 （107）
6．6．1　導(dǎo)入的路徑下沒有文件 （107）
6．6．2　找不到元器件的封裝文件 （107）
6．6．3　缺少封裝的焊盤 （107）
6．6．4　網(wǎng)表與封裝的引腳號不匹配 （108）
第7章　布局設(shè)計(jì) （109）
7．1　布局的設(shè)置 （109）
7．1．1　顯示的設(shè)置 （110）
7．1．2　圖層的設(shè)置 （110）
7．1．3　格點(diǎn)的設(shè)置 （113）
7．2　添加元器件禁布區(qū)域 （114）
7．3　交互式布局 （115）
7．4　布局常用命令 （117）
7．4．1　移動元器件 （117）
7．4．2　復(fù)選元器件 （118）
7．4．3　旋轉(zhuǎn)元器件 （119）
7．4．4　對齊元器件 （119）
7．4．5　鏡像元器件 （120）
7．4．6　飛線的開啟和關(guān)閉 （120）
7．4．7　電源的地屬性設(shè)置 （120）
7．4．8　替代封裝命令 （122）
7．4．9　Swap命令 （123）
7．4．10　查詢命令 （123）
7．4．11　測量命令 （124）
7．5　提取封裝庫 （124）
7．6　更新封裝 （125）
7．7　布局的基本順序和思路 （125）
7．8　布局的常規(guī)約束原則 （126）
7．9　元器件的排列原則 （126）
第8章　高速多層板的疊層阻抗設(shè)計(jì) （127）
8．1　PCB板材及參數(shù)特性 （127）
8．1．1　敷銅板的定義及結(jié)構(gòu) （127）
8．1．2　銅箔的定義及應(yīng)用 （127）
8．1．3　PCB板材分類 （129）
8．1．4　半固化片的形成及特性 （130）
8．1．5　PCB基材常見的性能指標(biāo) （131）
8．2　阻抗計(jì)算（以一個八層板為例） （134）
8．2．1　微帶線阻抗計(jì)算 （134）
8．2．2　帶狀線阻抗計(jì)算 （136）
8．2．3　共面波導(dǎo)阻抗計(jì)算 （137）
8．2．4　阻抗計(jì)算的幾個注意事項(xiàng) （138）
8．3　高速多層板的疊層設(shè)計(jì)思路 （139）
8．3．1　合理的層數(shù) （139）
8．3．2　電源層和地平面作為參考平面時兩者的作用與區(qū)別 （141）
8．3．3　電源層、地平面和信號平面的相對位置 （142）
8．3．4　基于SI/PI、EMC和DFM的疊層原則 （144）
8．4　疊層阻抗設(shè)計(jì)實(shí)例講解 （145）
8．4．1　四層板疊層阻抗設(shè)計(jì)實(shí)例 （147）
8．4．2　六層板疊層阻抗設(shè)計(jì)實(shí)例 （148）
8．4．3　假八層及如何避免假八層設(shè)計(jì) （150）
8．4．4　八層板疊層阻抗設(shè)計(jì)實(shí)例 （152）
8．5　Altium Designer 20的疊層管理器介紹 （156）
第9章　約束規(guī)則設(shè)置 （158）
9．1　約束管理器介紹 （158）
9．2　信號的分類 （159）
9．2．1　Net Class的創(chuàng)建 （159）
9．2．2　Bus的創(chuàng)建 （161）
9．3　物理約束規(guī)則的設(shè)置 （162）
9．3．1　設(shè)置Physical約束的Default規(guī)則 （162）
9．3．2　設(shè)置Physical約束的擴(kuò)展規(guī)則 （163）
9．3．3　為Net Class添加Physical約束 （164）
9．4　間距約束規(guī)則的設(shè)置 （164）
9．4．1　設(shè)置Spacing約束的Default規(guī)則 （164）
9．4．2　設(shè)置Spacing約束的擴(kuò)展規(guī)則 （165）
9．4．3　為Net Class添加Spacing約束 （166）
9．5　Same Net Spacing約束 （166）
9．6　區(qū)域約束 （167）
9．7　Electrical約束 （169）
9．7．1　Electrical約束介紹 （169）
9．7．2　Relative Propagation Delay （170）
9．7．3　Allegro幾種等長規(guī)則的設(shè)置方法 （170）
9．8　差分信號的約束 （175）
9．8．1　創(chuàng)建差分對 （175）
9．8．2　差分對的Physical約束 （178）
9．8．3　差分對的Spacing約束 （178）
9．8．4　差分對的Electrical約束 （179）
9．9　約束規(guī)則的使能開關(guān)設(shè)置 （181）
第10章　布線設(shè)計(jì) （187）
10．1　Allegro布線的常用操作 （187）
10．1．1　Add Connect指令選項(xiàng)卡詳解 （187）
10．1．2　Working Layers的用法 （189）
10．1．3　Add Connect的右鍵菜單命令 （190）
10．1．4　布線時的常用設(shè)置 （190）
10．1．5　布線調(diào)整Slide指令選項(xiàng)卡詳解 （191）
10．1．6　改變走線寬度和布線層Change命令的用法 （192）
10．1．7　快速等間距修線Spread Between Voids命令的用法 （193）
10．1．8　快速布線優(yōu)化Custom Smooth命令的用法 （194）
10．2　布線常用技巧與經(jīng)驗(yàn)分享 （195）
10．3　修線常用技巧與經(jīng)驗(yàn)分享 （199）
10．4　Fnout處理 （202）
10．5　等長繞線 （203）
10．6　差分相位等長繞線 （203）
10．7　布線的基本原則 （204）
10．8　布線的基本順序 （204）
10．9　布線層的規(guī)劃 （205）
10．10　布線的基本思路 （205）
第11章　電源層與地平面的處理及敷銅設(shè)計(jì) （207）
11．1　電源層與地平面處理的基本原則 （208）
11．1．1　載流能力 （208）
11．1．2　電源通道和濾波 （209）
11．1．3　直流壓降 （211）
11．1．4　參考平面 （212）
11．1．5　其他要求 （213）
11．2　電源層與地平面的分割 （214）
11．2．1　電源層與地平面負(fù)片銅皮的處理 （215）
11．2．2　電源層與地平面正片銅皮的處理 （218）
11．3　銅皮的繪制和編輯 （222）
第12章　PCB設(shè)計(jì)的后處理 （224）
12．1　絲印的處理 （224）
12．1．1　字體參數(shù)的設(shè)置 （224）
12．1．2　絲印設(shè)計(jì)的常規(guī)要求 （225）
12．1．3　絲印的重命名及返標(biāo) （226）
12．2　尺寸的標(biāo)注 （228）
12．2．1　線性標(biāo)注 （229）
12．2．2　角度標(biāo)注 （230）
12．2．3　添加指引線 （230）
12．2．4　直徑尺寸的標(biāo)注 （230）
12．2．5　半徑尺寸的標(biāo)注 （232）
12．2．6　與尺寸的標(biāo)注相關(guān)的操作說明 （232）
12．3　PCB生產(chǎn)工藝技術(shù)文件說明 （233）
12．4　輸出光繪文件前需要檢查的項(xiàng)目與流程 （234）
12．4．1　基于Check List的檢查 （235）
12．4．2　Dispaly Status的檢查 （235）
12．4．3　Dangling Lines和Dangling Vias的檢查 （236）
12．4．4　單點(diǎn)網(wǎng)絡(luò)的檢查 （237）
第13章　光繪和相關(guān)文件的參數(shù)設(shè)置與輸出 （239）
13．1　鉆孔文件的設(shè)置及生成 （239）
13．2　Rou文件的設(shè)置與生成 （240）
13．3　鉆孔表的處理及生成 （242）
13．3．1　鉆孔公差的處理 （242）
13．3．2　相同孔徑的鉆孔處理 （242）
13．3．3　鉆孔符號的處理 （243）
13．3．4　鉆孔表的生成 （244）
13．4　光繪文件的設(shè)置與輸出 （245）
13．4．1　光繪文件中各層的命名及對應(yīng)層的內(nèi)容 （245）
13．4．2　光繪文件中各項(xiàng)參數(shù)的設(shè)置及其輸出 （246）
13．5　輸出IPC網(wǎng)表 （248）
13．6　輸出貼片坐標(biāo)文件 （248）
13．7　輸出結(jié)構(gòu)文件 （249）
第14章　Cadence Allegro軟件的高級功能 （251）
14．1　Allegro限高規(guī)則的設(shè)置 （251）
14．2　Allegro生成盲埋孔及其標(biāo)記與顏色顯示的設(shè)置 （252）
14．3　Allegro靜態(tài)銅的避讓操作及其避讓規(guī)則的設(shè)置 （256）
14．4　Allegro PDF原理圖與PCB進(jìn)行交互式布局 （257）
14．5　Allegro第三方網(wǎng)表導(dǎo)入的PCB如何與SCH進(jìn)行交互式布局 （258）
14．6　Allegro整板元器件的編號重排 （258）
14．7　Allegro部分元器件的編號重排 （260）
14．8　Allegro重命名元器件編號返標(biāo)原理圖 （261）
14．9　Allegro T形節(jié)點(diǎn)的創(chuàng)建及其等長規(guī)則的設(shè)置 （262）
14．10　Allegro的Design Compare功能對比PCB的異同 （265）
14．11　Allegro如何進(jìn)行削盤處理 （267）
14．12　Allegro快速進(jìn)行自動連接 （267）
14．13　Allegro的背鉆設(shè)計(jì) （268）
14．14　Allegro的Gloss控制器用法 （272）
第15章　入門實(shí)例：STM32核心板的PCB設(shè)計(jì) （277）
15．1　創(chuàng)建PCB文件 （277）
15．2　STM32核心板的布局 （278）
15．3　STM32核心板規(guī)則的設(shè)置 （278）
15．3．1　間距規(guī)則的設(shè)置 （279）
15．3．2　設(shè)計(jì)規(guī)則之Physical（線寬和過孔） （280）
15．4　STM32核心板的布線 （282）
15．5　STM32核心板的敷銅 （284）
第16章　DDR3內(nèi)存的相關(guān)知識及PCB設(shè)計(jì)方法 （287）
16．1　四片DDR3 Flyby結(jié)構(gòu)的設(shè)計(jì) （287）
16．1．1　DDR3的信號及分組 （287）
16．1．2　四片DDR3 Flyby結(jié)構(gòu)的布局 （287）
16．1．3　VDD、VREF和VTT等電源的處理 （290）
16．1．4　地址線的Fanout （292）
16．1．5　數(shù)據(jù)線和地址線的互連 （293）
16．1．6　數(shù)據(jù)線和地址線的等長處理 （293）
16．2　兩片DDR3 T形結(jié)構(gòu)的設(shè)計(jì) （293）
16．3　DDR3設(shè)計(jì)要求匯總 （295）
第17章　綜合實(shí)例：DDR4的設(shè)計(jì) （297）
17．1　DDR4的信號分組 （297）
17．2　DDR4的布局要求 （297）
17．3　DDR4的布線要求 （298）
17．4　DDR4走線的線寬和線間距 （299）
17．5　DDR4的等長要求 （300）
17．6　DDR4的電源處理 （301）
第18章　八層機(jī)頂盒主板的PCB設(shè)計(jì) （303）
18．1　設(shè)計(jì)背景 （303）
18．2　產(chǎn)品的功能框圖與電源樹形圖 （304）
18．3　疊層的阻抗設(shè)計(jì) （305）
18．4　以太網(wǎng)接口電路的PCB設(shè)計(jì) （306）
18．5　USB3．0接口電路的PCB設(shè)計(jì) （308）
18．6　HDMI接口電路的PCB設(shè)計(jì) （309）
18．7　音頻模擬電路的PCB設(shè)計(jì) （310）
18．8　無線WiFi射頻電路的PCB設(shè)計(jì) （311）
18．9　主電源模塊DCDC的PCB設(shè)計(jì) （313）