電子系統(tǒng)設(shè)計(jì)與實(shí)踐（第4版）

第1章 基于集成運(yùn)放的放大電路設(shè)計(jì)
1.1 運(yùn)算放大器的模型
1.2 集成運(yùn)放構(gòu)成的基本放大電路
1.3 集成運(yùn)放的參數(shù)
1.4 運(yùn)放應(yīng)用電路設(shè)計(jì)舉例
1.5 單電源放大電路設(shè)計(jì)
思考題
設(shè)計(jì)訓(xùn)練題
第2章 濾波器設(shè)計(jì)
2.1 概述
2.2 無(wú)限增益多重反饋濾波器設(shè)計(jì)
2.2.1 二階MFB低通濾波器設(shè)計(jì)
2.2.2 二階MFB高通濾波器設(shè)計(jì)
2.2.3 二階MFB帶通濾波器設(shè)計(jì)
2.2.4 二階MFB帶阻濾波器設(shè)計(jì)
2.2.5 有源濾波器的級(jí)聯(lián)
2.3 開(kāi)關(guān)電容濾波器
2.3.1 開(kāi)關(guān)電容濾波器的基本原理
2.3.2 單片集成開(kāi)關(guān)電容濾波器的應(yīng)用
思考題
設(shè)計(jì)訓(xùn)練題
第3章 直流穩(wěn)壓電源設(shè)計(jì)
3.1 概述
3.2 線性直流穩(wěn)壓電源設(shè)計(jì)
3.3 開(kāi)關(guān)直流穩(wěn)壓電源設(shè)計(jì)
3.3.1 降壓型DC／DC變換電路設(shè)計(jì)
3.3.2 升壓型DC／DC變換電路設(shè)計(jì)
3.3.3 極性反轉(zhuǎn)型DC／DC變換電路設(shè)計(jì)
思考題
設(shè)計(jì)訓(xùn)練題
第4章 FPGA/CPLD應(yīng)用基礎(chǔ)
4.1 FPGA／CPLD的結(jié)構(gòu)和原理
4.1.1 概述
4.1.2 FPGA基本結(jié)構(gòu)和原理
4.1.3 CPLD基本結(jié)構(gòu)和原理
4.2 FPGA最小系統(tǒng)設(shè)計(jì)
4.2.1 設(shè)計(jì)方案
4.2.2 硬件電路設(shè)計(jì)
4.2.3 硬件電路測(cè)試
4.3 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例——信號(hào)發(fā)生器設(shè)計(jì)
4.3.1 設(shè)計(jì)題目
4.3.2 方案設(shè)計(jì)
4.3.3 單元電路設(shè)計(jì)
4.3.4 QuartusⅡ13，0的操作流程
4.3.5 SignaITapⅡ調(diào)試工具的使用
4.3.6 JTAG間接模式編程配置器件
思考題
設(shè)計(jì)訓(xùn)練題
第5章 STM32F407單片機(jī)的基本原理
5，1 概述
5.2 時(shí)鐘系統(tǒng)
5.3 通用輸入／輸出端口
5.4 定時(shí)器
5.5 中斷系統(tǒng)
思考題
第6章 單片機(jī)最小系統(tǒng)設(shè)計(jì)
6.1 方案設(shè)計(jì)
6.2 硬件電路設(shè)計(jì)
6.3 CPLD內(nèi)部邏輯電路設(shè)計(jì)
6.3.1 4×4鍵盤(pán)接口設(shè)計(jì)
6.3.2 TFT模塊接口設(shè)計(jì)
6.3.3 地址譯碼器的設(shè)計(jì)
……
第7章 單片機(jī)串行總線擴(kuò)展技術(shù)
第8章 單片機(jī)并行總線擴(kuò)展技術(shù)
第9章 數(shù)字化語(yǔ)音存儲(chǔ)與回放系統(tǒng)
第10章 DDS信號(hào)發(fā)生器
第11章 高速數(shù)據(jù)采集系統(tǒng)
第12章 CAN總線通信系統(tǒng)
思考題
設(shè)計(jì)訓(xùn)練題
參考文獻(xiàn)