FPGA原理與應(yīng)用

定　價(jià)：￥45.00

作　者：	李輝，鄧超著
出版社：	機(jī)械工業(yè)出版社
叢編項(xiàng)：	“十三五”普通高等教育規(guī)劃教材
標(biāo)　簽：	暫缺

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ISBN：	9787111623601	出版時(shí)間：	2019-04-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	220	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書(shū)從實(shí)用的角度出發(fā)，介紹了FPGA的基本原理和開(kāi)發(fā)技術(shù)，包括FPGA的器件原理、Quartus集成開(kāi)發(fā)環(huán)境、ModelSim 仿真軟件、FPGA開(kāi)發(fā)流程、Verilog HDL硬件描述語(yǔ)言、IP核等內(nèi)容。書(shū)中內(nèi)容結(jié)合實(shí)際操作講解，便于理解和掌握。本書(shū)*后一章單獨(dú)給出了若干實(shí)驗(yàn)案例和完整代碼，由淺入深，從基本實(shí)驗(yàn)到綜合實(shí)例，幫助讀者真正掌握FPGA開(kāi)發(fā)技術(shù)。本書(shū)既可作為高等學(xué)校FPGA相關(guān)課程的教材，也可作為FPGA技術(shù)開(kāi)發(fā)人員的技術(shù)參考書(shū)。

作者簡(jiǎn)介

暫缺《FPGA原理與應(yīng)用》作者簡(jiǎn)介

圖書(shū)目錄

前言
第1章可編程邏輯設(shè)計(jì)概述
1.1可編程邏輯設(shè)計(jì)簡(jiǎn)介
1.1.1可編程邏輯器件發(fā)展史
1.1.2可編程邏輯器件特性
1.1.3可編程邏輯器件應(yīng)用領(lǐng)域
1.1.4可編程邏輯器件產(chǎn)品分類(lèi)
1.2設(shè)計(jì)開(kāi)發(fā)流程
1.3常用開(kāi)發(fā)環(huán)境和EDA工具
1.3.1Xilinx系列開(kāi)發(fā)環(huán)境和工具
1.3.2Altera系列開(kāi)發(fā)環(huán)境和工具
第2章CPLD/FPGA結(jié)構(gòu)原理
2.1CPLD的原理與基本結(jié)構(gòu)
2.1.1邏輯塊
2.1.2全局可編程布線(xiàn)區(qū)
2.1.3I/O塊
2.2FPGA的原理與基本結(jié)構(gòu)
2.2.1FPGA的特點(diǎn)與分類(lèi)
2.2.2基于查找表的FPGA的基本原理
2.2.3FPGA的基本結(jié)構(gòu)
2.3CPLD與FPGA的比較
2.4Altera FPGA器件系列
2.4.1Altera性能器件
2.4.2Altera低成本器件
第3章Quartus Ⅱ 開(kāi)發(fā)環(huán)境
3.1軟件介紹
3.1.1軟件安裝
3.1.2用戶(hù)界面
3.1.3軟件的工具與功能
3.2設(shè)計(jì)流程
3.2.1電路設(shè)計(jì)
3.2.2綜合
3.2.3布局布線(xiàn)
3.2.4仿真
3.2.5配置與下載
3.3可支持?jǐn)U展的EDA工具
3.4DDS信號(hào)發(fā)生器電路設(shè)計(jì)
第4章ModelSim仿真軟件
4.1軟件介紹
4.1.1軟件安裝
4.1.2用戶(hù)界面
4.1.3ModelSim仿真方式
4.2仿真設(shè)計(jì)
4.2.1基本仿真步驟
4.2.2功能仿真
4.2.3時(shí)序仿真
4.3高級(jí)操作與應(yīng)用
第5章Verilog HDL概述與基本語(yǔ)法
5.1Verilog HDL概述
5.1.1什么是 Verilog HDL
5.1.2Verilog HDL的產(chǎn)生和發(fā)展
5.1.3不同層次的Verilog HDL抽象
5.1.4Verilog HDL的特點(diǎn)
5.2數(shù)據(jù)類(lèi)型及運(yùn)算符
5.2.1常量
5.2.2變量
5.2.3運(yùn)算符
5.3模塊結(jié)構(gòu)及描述類(lèi)型
5.3.1模塊結(jié)構(gòu)
5.3.2過(guò)程語(yǔ)句
5.3.3塊語(yǔ)句
5.3.4賦值語(yǔ)句
5.4邏輯控制語(yǔ)句
5.4.1條件語(yǔ)句（if_else語(yǔ)句）
5.4.2case語(yǔ)句
5.4.3循環(huán)語(yǔ)句
5.5系統(tǒng)任務(wù)與函數(shù)語(yǔ)句
5.5.1系統(tǒng)任務(wù)
5.5.2函數(shù)
5.5.3常用的系統(tǒng)任務(wù)和函數(shù)
5.6Verilog HDL設(shè)計(jì)實(shí)例
5.6.1語(yǔ)法總結(jié)
5.6.2設(shè)計(jì)實(shí)例
第6章IP核及其應(yīng)用
6.1IP概念及特點(diǎn)
6.2鎖相環(huán)
6.2.1鎖相環(huán)概述
6.2.2項(xiàng)目要求
6.2.3實(shí)現(xiàn)過(guò)程
6.2.4代碼實(shí)現(xiàn)
6.2.5仿真結(jié)果
6.3ROM
6.3.1項(xiàng)目要求
6.3.2實(shí)現(xiàn)過(guò)程
6.3.3代碼實(shí)現(xiàn)
6.3.4仿真結(jié)果
6.4RAM
6.4.1項(xiàng)目要求
6.4.2實(shí)現(xiàn)過(guò)程
6.4.3代碼實(shí)現(xiàn)
6.4.4仿真結(jié)果
第7章設(shè)計(jì)與實(shí)驗(yàn)
7.1多路選擇器
7.1.1基本原理
7.1.2設(shè)計(jì)要求
7.1.3模塊代碼
7.1.4仿真測(cè)試
7.1.5結(jié)果分析
7.2分頻
7.2.1基本原理
7.2.2設(shè)計(jì)要求
7.2.3模塊代碼
7.2.4仿真測(cè)試
7.2.5結(jié)果分析
7.3BCD與二進(jìn)制的轉(zhuǎn)換
7.3.1基本原理
7.3.2設(shè)計(jì)要求
7.3.3模塊代碼
7.3.4仿真測(cè)試
7.3.5結(jié)果分析
7.4數(shù)碼管顯示
7.4.1基本原理
7.4.2設(shè)計(jì)要求
7.4.3模塊代碼
7.4.4仿真測(cè)試
7.4.5結(jié)果分析
7.5VGA顯示驅(qū)動(dòng)
7.5.1VGA
7.5.2VGA顯示原理
7.5.3設(shè)計(jì)要求
7.5.4模塊代碼
7.5.5仿真測(cè)試
7.5.6結(jié)果分析
7.6循環(huán)LDPC編譯碼
7.6.1基本原理
7.6.2設(shè)計(jì)要求
7.6.3模塊代碼
7.6.4仿真測(cè)試
7.6.5結(jié)果分析