系統(tǒng)與芯片ESD防護(hù)的協(xié)同設(shè)計(jì)

定　價(jià)：￥79.00

作　者：	[美] 弗拉迪斯拉夫·瓦什琴科（Vladislav Vashchenko）著，韓雁丁扣寶張世峰譯
出版社：	機(jī)械工業(yè)出版社
叢編項(xiàng)：	電子電氣工程師技術(shù)叢書
標(biāo)　簽：	暫缺

購(gòu)買這本書可以去

ISBN：	9787111619192	出版時(shí)間：	2019-03-01	包裝：	平裝
開本：	16開	頁(yè)數(shù)：	255	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書涉及模擬集成電路和系統(tǒng)關(guān)鍵方面的系統(tǒng)級(jí)靜電放電（ESD）保護(hù)設(shè)計(jì)。本書重點(diǎn)介紹嵌入式半導(dǎo)體集成電路（IC）、片上系統(tǒng)組件和集成電路系統(tǒng)級(jí)保護(hù)設(shè)計(jì)。本書基于IC系統(tǒng)的ESD保護(hù)的循序漸進(jìn)的過(guò)程，結(jié)合集成電路級(jí)和系統(tǒng)級(jí)ESD測(cè)試方法的相關(guān)性探討，提供一個(gè)詳細(xì)可用的芯片級(jí)ESD測(cè)試方法。

作者簡(jiǎn)介

　　Vladislav Vashchenko博士，于1987和1990年在莫斯科物理技術(shù)學(xué)院獲得工程物理碩士學(xué)位和半導(dǎo)體物理博士學(xué)位。他曾在美國(guó)國(guó)家半導(dǎo)體公司負(fù)責(zé)ESD組的技術(shù)開發(fā)。自2011年起，他在美信集成產(chǎn)品公司擔(dān)任ESD組的執(zhí)行董事，他和他的團(tuán)隊(duì)主要負(fù)責(zé)ESD-IC協(xié)同設(shè)計(jì)的業(yè)務(wù)流程，包括ESD設(shè)計(jì)指南、閂鎖規(guī)則、新ESD技術(shù)開發(fā)、產(chǎn)品評(píng)價(jià)、自動(dòng)閂鎖及ESD驗(yàn)證和系統(tǒng)級(jí)認(rèn)證。他擁有151項(xiàng)美國(guó)專利并發(fā)表超過(guò)120篇論文。 Mirko Scholz博士于2013年在布魯塞爾自由大學(xué)（VUB）獲得電氣工程博士學(xué)位，2015年至今在比利時(shí)微電子研究中心擔(dān)任高級(jí)研究員。他自2007年起擔(dān)任ESDA標(biāo)準(zhǔn)委員會(huì)成員，目前他是人體金屬模型（HMM）工作組的聯(lián)合主席。他撰寫或共同撰寫了ESD可靠性和ESD測(cè)試領(lǐng)域的100多種出版物、教程和專利。

圖書目錄

譯者序
前言
第1章　系統(tǒng)級(jí)ESD設(shè)計(jì)1
1.1　認(rèn)識(shí)ESD事件1
1.1.1　IC和系統(tǒng)級(jí)ESD應(yīng)力1
1.1.2　IC元器件和系統(tǒng)ESD設(shè)計(jì)趨勢(shì)2
1.2　片上ESD防護(hù)策略4
1.2.1　基于軌的ESD防護(hù)網(wǎng)絡(luò)7
1.2.2　局部鉗位網(wǎng)絡(luò)和兩級(jí)防護(hù)9
1.2.3　多電壓域14
1.3　片外ESD防護(hù)策略15
1.3.1　高集成度的趨勢(shì)：SoC和SiP15
1.3.2　ESD電壓抑制16
1.3.3　電容和信號(hào)完整性18
1.3.4　片外網(wǎng)絡(luò)的ESD抑制因素 20
1.4　基于ESD緊湊模型的防護(hù)網(wǎng)絡(luò)仿真24
1.4.1　低壓器件的ESD緊湊模型25
1.4.2　高壓器件的ESD緊湊模型26
1.5　用混合模式電路仿真進(jìn)行片上ESD設(shè)計(jì)29
1.5.1　基于TCAD的工業(yè)級(jí)ESD開發(fā)流程29
1.5.2　參數(shù)化器件和工藝的新方法31
1.6　小結(jié)36
第2章　系統(tǒng)級(jí)測(cè)試方法37
2.1　板級(jí)測(cè)試方法38
2.1.1　一般電氣設(shè)備的IEC 61000-4-2標(biāo)準(zhǔn)和測(cè)試方法38
2.1.2　汽車標(biāo)準(zhǔn) ISO 1060546
2.1.3　IEC 61000-4-5浪涌標(biāo)準(zhǔn)48
2.2　HMM測(cè)試53
2.2.1　具有ESD槍的HMM裝置54
2.2.2　50Ω的HMM裝置55
2.3　傳輸線脈沖表征56
2.3.1　TLP測(cè)試方法56
2.3.2　極快TLP測(cè)試方法60
2.4　ESD應(yīng)力的瞬態(tài)波形表征63
2.4.1　ESD 波形校準(zhǔn)64
2.4.2　HV電路的瞬態(tài)特性69
2.4.3　晶圓級(jí)HMM 裝置的瞬態(tài)特性71
2.5　HMM測(cè)試儀相關(guān)72
2.5.1　測(cè)試裝置和器件表征72
2.5.2　阻抗匹配和對(duì)失效水平的影響77
2.6　小結(jié)79
第3章　片上系統(tǒng)級(jí)ESD器件和鉗位81
3.1　片上ESD設(shè)計(jì)的重要入門知識(shí)81
3.1.1　局部鉗位和基于軌的防護(hù)網(wǎng)絡(luò)81
3.1.2　半導(dǎo)體結(jié)構(gòu)的電導(dǎo)率調(diào)制84
3.1.3　集成工藝中ESD相關(guān)細(xì)節(jié)87
3.1.4　ESD脈沖域的SOA和自防護(hù)93
3.2　系統(tǒng)級(jí)防護(hù)的低壓ESD器件95
3.2.1　非回滯解決方案96
3.2.2　SCR和LVTSCR器件98
3.2.3　高維持電壓SCR103
3.2.4　低壓雙向器件105
3.3　系統(tǒng)級(jí)防護(hù)的高壓ESD器件108
3.3.1　高壓有源鉗位109
3.3.2　LDMOS-SCR器件110
3.3.3　高維持電壓HV器件：雪崩二極管114
3.3.4　橫向PNP ESD器件121
3.3.5　HV雙向器件124
3.4　ESD單元設(shè)計(jì)原理126
3.4.1　不受歡迎的多叉指開啟效應(yīng)127
3.4.2　多晶硅鎮(zhèn)流克服多叉指開啟效應(yīng)132
3.4.3　通過(guò)適當(dāng)?shù)膯卧紙D工程克服多叉指不均勻開啟效應(yīng)135
3.4.4　金屬化限制及優(yōu)化136
3.5　ESD 器件工藝能力指數(shù)139
3.5.1　對(duì)器件工藝能力指數(shù)的認(rèn)識(shí)139
3.5.2　雪崩二極管擊穿的Cpk仿真143
3.5.3　NLDMOS-SCR鉗位的Cpk分析148
3.6　總結(jié)152
第4章　系統(tǒng)級(jí)應(yīng)力下的閂鎖155
4.1　常規(guī)的I/O閂鎖和核心電路閂鎖156
4.1.1　閂鎖仿真結(jié)構(gòu)156
4.2　高壓閂鎖163
4.2.1　n外延-n外延閂鎖163
4.2.2　有源保護(hù)環(huán)隔離和實(shí)驗(yàn)對(duì)比170
4.2.3　高壓閂鎖抑制規(guī)則174
4.3　TLU174
4.3.1　TLU閂鎖測(cè)試175
4.3.2　電源軌中開關(guān)引腳的TLU176
4.3.3　TLU，基于獨(dú)立ESD器件的簡(jiǎn)單網(wǎng)絡(luò)179
4.3.4　TLU，片上和片外防護(hù)網(wǎng)絡(luò)的影響181
4.4　應(yīng)用案例184
4.4.1　LIN和CAN收發(fā)機(jī)185
4.4.2　CAN收發(fā)機(jī)案例研究188
4.5　總結(jié)191
第5章　IC與系統(tǒng)的ESD協(xié)同設(shè)計(jì)193
5.1　采用硅基TVS元器件進(jìn)行片外ESD防護(hù)193
5.1.1　硅基TVS器件結(jié)構(gòu)194
5.1.2　硅基TVS器件特性196
5.2　系統(tǒng)級(jí)ESD設(shè)計(jì)建模和仿真198
5.2.1　ESD測(cè)試模型198
5.2.2　ESD器件的行為模型198
5.2.3　TVS二極管模型200
5.2.4　板級(jí)無(wú)源元器件建模201
5.2.5　混合模式仿真203
5.3　基于數(shù)據(jù)手冊(cè)的系統(tǒng)級(jí)ESD防護(hù)設(shè)計(jì)204
5.4　IC與系統(tǒng)的ESD協(xié)同設(shè)計(jì)概念206
5.4.1　基于TLP數(shù)據(jù)的協(xié)同設(shè)計(jì)方法207
5.4.2　基于HMM測(cè)試的IC與系統(tǒng)協(xié)同設(shè)計(jì)209
5.4.3　基于TLP和HMM測(cè)試的協(xié)同設(shè)計(jì)流程215
5.5　系統(tǒng)感知片上ESD防護(hù)設(shè)計(jì)216
5.5.1　案例研究的實(shí)驗(yàn)設(shè)置216
5.5.2　給外部IC引腳選擇合適的ESD鉗位器件216
5.5.3　基于先進(jìn)CMOS工藝的協(xié)同設(shè)計(jì)222
5.5.4　元器件級(jí)ESD設(shè)計(jì)準(zhǔn)則225
5.6　系統(tǒng)級(jí)ESD協(xié)同設(shè)計(jì)方法的比較229
5.6.1　基于數(shù)據(jù)手冊(cè)的設(shè)計(jì)230
5.6.2　基于TLP特性的設(shè)計(jì)236
5.6.3　基于HMM測(cè)試的設(shè)計(jì)優(yōu)化238
5.6.4　設(shè)計(jì)基準(zhǔn)和比較239
5.7　總結(jié)241
5.8　展望24
參考文獻(xiàn)245
縮略詞表252