集成電路制造工藝與工程應(yīng)用

專家推薦
寫(xiě)作緣由與編寫(xiě)過(guò)程
致謝
第1章 引言
1.1崛起的CMOS工藝制程技術(shù)
1.1.1 雙極型工藝制程技術(shù)簡(jiǎn)介
1.1.2 PMOS工藝制程技術(shù)簡(jiǎn)介
1.1.3 NMOS工藝制程技術(shù)簡(jiǎn)介
1.1.4 CMOS工藝制程技術(shù)簡(jiǎn)介
1.2 特殊工藝制程技術(shù)
1.2.1 BiCMOS工藝制程技術(shù)簡(jiǎn)介
1.2.2 BCD工藝制程技術(shù)簡(jiǎn)介
1.2.3 HV- CMOS工藝制程技術(shù)簡(jiǎn)介
1.3 MOS集成電路的發(fā)展歷史
1.4 MOS器件的發(fā)展和面臨的挑戰(zhàn)
參考文獻(xiàn)
第2章 先進(jìn)工藝制程技術(shù)
2.1 應(yīng)變硅工藝技術(shù)
2.1.1 應(yīng)變硅技術(shù)的概況
2.1.2 應(yīng)變硅技術(shù)的物理機(jī)理
2.1.3 源漏嵌入SiC應(yīng)變技術(shù)
2.1.4 源漏嵌入SiGe應(yīng)變技術(shù)
2.1.5 應(yīng)力記憶技術(shù)
 2.1.6 接觸刻蝕阻擋層應(yīng)變技術(shù)
2.2 HKMG工藝技術(shù)
2.2.1 柵介質(zhì)層的發(fā)展和面臨的挑戰(zhàn)
2.2.2 襯底量子效應(yīng)
2.2.3 多晶硅柵耗盡效應(yīng)
2.2.4 等效柵氧化層厚度
2.2.5 柵直接隧穿漏電流
2.2.6 高介電常數(shù)介質(zhì)層
2.2.7 HKMG工藝技術(shù)
2.2.8 金屬嵌入多晶硅柵工藝技術(shù)
2.2.9 金屬替代柵極工藝技術(shù)
2.3 SOI工藝技術(shù)
2.3.1 SOS技術(shù)
2.3.2 SOI技術(shù)
2.3.3 PD- SOI
2.3.4 FD- SOI
2.4 FinFET和UTB-SOI工藝技術(shù)
2.4.1 FinFET的發(fā)展概況
2.4.2 FinFET和UTB- SOI的原理
2.4.3 FinFET工藝技術(shù)
參考文獻(xiàn)
第3章 工藝集成
3.1 隔離技術(shù)
3.1.1 pn結(jié)隔離技術(shù)
3.1.2 LOCOS（硅局部氧化）隔離技術(shù)
3.1.3 STI（淺溝槽）隔離技術(shù)
3.1.4 LOD效應(yīng)
3.2 硬掩膜版工藝技術(shù)
3.2.1 硬掩膜版工藝技術(shù)簡(jiǎn)介
3.2.2 硬掩膜版工藝技術(shù)的工程應(yīng)用
3.3 漏致勢(shì)壘降低效應(yīng)和溝道離子注入
3.3.1 漏致勢(shì)壘降低效應(yīng)
3.3.2 暈環(huán)離子注入
3.3.3 淺源漏結(jié)深
3.3.4 倒摻雜阱
3.3.5 阱鄰近效應(yīng)
3.3.6 反短溝道效應(yīng)
3.4 熱載流子注入效應(yīng)和輕摻雜漏（LDD）工藝技術(shù)
3.4.1 熱載流子注入效應(yīng)簡(jiǎn)介
3.4.2 雙擴(kuò)散漏（DDD）和輕摻雜漏（LDD）工藝技術(shù)
3.4.3 側(cè)墻（Spacer Sidewall）工藝技術(shù)
3.4.4 輕摻雜漏離子注入和側(cè)墻工藝技術(shù)的工程應(yīng)用
3.5 金屬硅化物技術(shù)
3.5.1 Polycide工藝技術(shù)
3.5.2 Salicide工藝技術(shù)
3.5.3 SAB工藝技術(shù)
3.5.4 SAB和Salicide工藝技術(shù)的工程應(yīng)用
3.6 靜電放電離子注入技術(shù)
3.6.1 靜電放電離子注入技術(shù)
3.6.2 靜電放電離子注入技術(shù)的工程應(yīng)用
3.7 金屬互連技術(shù)
3.7.1 接觸孔和通孔金屬填充
3.7.2 鋁金屬互連
3.7.3 銅金屬互連
3.7.4 阻擋層金屬
參考文獻(xiàn)
第4章 工藝制程整合
4.1 亞微米CMOS前段工藝制程技術(shù)流程
4.1.1 襯底制備
4.1.2 雙阱工藝
4.1.3 有源區(qū)工藝
4.1.4 LOCOS隔離工藝
4.1.5 閾值電壓離子注入工藝
4.1.6 柵氧化層工藝
4.1.7 多晶硅柵工藝
4.1.8 輕摻雜漏（LDD）離子注入工藝
4.1.9 側(cè)墻工藝
4.1.10 源漏離子注入工藝
4.2 亞微米CMOS后段工藝制程技術(shù)流程
4.2.1 ILD工藝
4.2.2 接觸孔工藝
4.2.3 金屬層1工藝
4.2.4 IMD1工藝
4.2.5 通孔1工藝
4.2.6 金屬電容（MIM）工藝
4.2.7 金屬2工藝
4.2.8 IMD2工藝
4.2.9 通孔2工藝
4.2.10 頂層金屬工藝
4.2.11 鈍化層工藝
4.3 深亞微米CMOS前段工藝技術(shù)流程
4.3.1 襯底制備
4.3.2 有源區(qū)工藝
4.3.3 STI隔離工藝
4.3.4 雙阱工藝
4.3.5 柵氧化層工藝
4.3.6 多晶硅柵工藝
4.3.7 輕摻雜漏（LDD）離子注入工藝
4.3.8 側(cè)墻工藝
4.3.9 源漏離子注入工藝
4.3.10 HRP工藝
4.3.11 Salicide工藝
4.4 深亞微米CMOS后段工藝技術(shù)
4.5 納米CMOS前段工藝技術(shù)流程
4.6 納米CMOS后段工藝技術(shù)流程
4.6.1 ILD工藝
4.6.2 接觸孔工藝
4.6.3 IMD1工藝
4.6.4 金屬層1工藝
4.6.5 IMD2工藝 1
4.6.6 通孔1和金屬層2工藝
4.6.7 IMD3工藝
4.6.8 通孔2和金屬層3工藝 
4.6.9 IMD4工藝
4.6.10 頂層金屬Al工藝
4.6.11 鈍化層工藝、
參考文獻(xiàn)
第5章 晶圓接受測(cè)試（WAT）
5.1 WAT概述
5.1.1 WAT簡(jiǎn)介
5.1.2 WAT測(cè)試類(lèi)型
5.2 MOS參數(shù)的測(cè)試條件
5.2.1 閾值電壓 V t 的測(cè)試條件
5.2.2 飽和電流 I dsat 的測(cè)試條件
5.2.3 漏電流 I off 的測(cè)試條件
5.2.4 源漏擊穿電壓 BVD的測(cè)試條件
5.2.5 襯底電流 I sub 的測(cè)試條件
5.3 柵氧化層參數(shù)的測(cè)試條件
5.3.1 電容 C gox 的測(cè)試條件
5.3.2 電性厚度 T gox 的測(cè)試條件
5.3.3 擊穿電壓 BV gox 的測(cè)試條件
5.4 寄生MOS參數(shù)測(cè)試條件
5.5 pn結(jié)參數(shù)的測(cè)試條件
5.5.1 電容 C jun 的測(cè)試條件
5.5.2 擊穿電壓 BV jun 的測(cè)試條件
5.6 方塊電阻的測(cè)試條件
5.6.1 NW方塊電阻的測(cè)試條件
5.6.2 PW方塊電阻的測(cè)試條件
5.6.3 Poly方塊電阻的測(cè)試條件
5.6.4 AA方塊電阻的測(cè)試條件
5.6.5 金屬方塊電阻的測(cè)試條件
5.7 接觸電阻的測(cè)試條件
5.7.1 AA接觸電阻的測(cè)試條件
5.7.2 Poly接觸電阻的測(cè)試條件
5.7.3 金屬通孔接觸電阻的測(cè)試條件
5.8 隔離的測(cè)試條件
5.8.1 AA隔離的測(cè)試條件
5.8.2 Poly隔離的測(cè)試條件
5.8.3 金屬隔離的測(cè)試條件
5.9 電容的測(cè)試條件
5.9.1 電容的測(cè)試條件
5.9.2 電容擊穿電壓的測(cè)試條件
后記
縮略語(yǔ)