Intel FPGA/CPLD設(shè)計：高級篇

定　價：￥59.00

作　者：	王江宏，蔡海寧，顏遠，王誠，吳繼華著
出版社：	人民郵電出版社
叢編項：
標　簽：	計算機?網(wǎng)絡(luò) 硬件外部設(shè)備維修

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ISBN：	9787115466785	出版時間：	2017-08-01	包裝：	平裝
開本：	16開	頁數(shù)：	318	字數(shù)：

內(nèi)容簡介

　　本書作者憑借多年工作經(jīng)驗，深入地討論了Intel FPGA CPLD的設(shè)計和優(yōu)化技巧。在討論FPGA CPLD設(shè)計指導(dǎo)原則的基礎(chǔ)上，介紹了Intel FPGA器件的高-級應(yīng)用；引-領(lǐng)讀者學(xué)習(xí)邏輯鎖定設(shè)計工具，詳細討論了時序約束與靜態(tài)時序分析的方法；針對市場應(yīng)用需求，分別介紹了SoC FPGA和OpenCL系統(tǒng)應(yīng)用技術(shù)；結(jié)合實例討論如何進行設(shè)計優(yōu)化，介紹了Intel的可編程器件的高-級設(shè)計工具與系統(tǒng)級設(shè)計技巧。本書所有實例的完整工程、源代碼和使用說明文件，都以云存儲的方式存放在云端，讀者可以通過掃描二維碼的方式進行下載。本書可作為高等院校通信工程、電子工程、計算機、微電子與半導(dǎo)體等專業(yè)的教材，也可作為硬件工程師和IC工程師的實用工具書。

作者簡介

　　王誠：西安電子科技大學(xué) 通信與電子信息系統(tǒng) 碩士高-級工程師 Lattice公司中國區(qū)總經(jīng)理，工作經(jīng)驗豐富研究領(lǐng)域：擴頻通信、CDMA通信、3G基帶設(shè)計、FPGA 數(shù)字ASIC設(shè)計、優(yōu)化、驗證取得成果：兩項WCDMA實現(xiàn)技術(shù)專利發(fā)明人，在一級期刊上發(fā)表多篇CDMA技術(shù)論文，發(fā)表數(shù)篇國內(nèi)外FPGA ASIC設(shè)計技術(shù)研討會論文，編寫圖書《FPGA CPLD設(shè)計工具──Xilinx ISE 使用詳解》、《Altera FPGA CPLD設(shè)計（基礎(chǔ)篇）》、《Altera FPGA CPLD設(shè)計（高-級篇）》王江宏西北工業(yè)大學(xué) 通信與信息系統(tǒng)專業(yè) 碩士研究生畢業(yè)后先后加入中興通訊上海貝爾 Altera Intel工作主要從事無線通信設(shè)備技術(shù)研發(fā)， FPGA+ARM技術(shù)支持。

圖書目錄

第1章\t可編程邏輯設(shè)計指導(dǎo)原則\t1
1．1\t可編程邏輯基本設(shè)計原則\t1
1．1．1\t面積和速度的平衡與互換原則\t1
1．1．2\t硬件原則\t11
1．1．3\t系統(tǒng)原則\t13
1．1．4\t同步設(shè)計原則\t16
1．2\t可編程邏輯常用設(shè)計思想與技巧\t19
1．2．1\t乒乓操作\t19
1．2．2\t串并轉(zhuǎn)換\t21
1．2．3\t流水線操作\t21
1．2．4\t異步時鐘域數(shù)據(jù)同步\t22
1．3\tAltera推薦的Coding Style\t26
1．3．1\tCoding Style的含義\t27
1．3．2\t結(jié)構(gòu)層次化編碼（Hierarchical Coding）\t27
1．3．3\t模塊劃分的技巧（Design Partitioning）\t28
1．3．4\t組合邏輯的注意事項\t29
1．3．5\t時鐘設(shè)計的注意事項\t32
1．3．6\t全局異步復(fù)位資源\t38
1．3．7\t判斷比較語句case和if．．．else的優(yōu)先級\t39
1．3．8\t使用Pipelining技術(shù)優(yōu)化時序\t39
1．3．9\t模塊復(fù)用與Resource Sharing\t39
1．3．10\t邏輯復(fù)制\t41
1．3．11\t香農(nóng)擴展運算\t43
1．3．12\t信號敏感表\t45
1．3．13\t狀態(tài)機設(shè)計的一般原則\t46
1．3．14\tAltera Megafunction資源的使用\t48
1．3．15\t三態(tài)信號的設(shè)計\t48
1．3．16\t加法樹的設(shè)計\t49
1．4\t小結(jié)\t51
1．5\t問題與思考\t52
第2章\tAltera器件高級特性與應(yīng)用\t53
2．1\t時鐘管理\t53
2．1．1\t時序問題\t53
2．1．2\t鎖相環(huán)應(yīng)用\t60
2．2\tArria10硬浮點數(shù)字信號處理模塊\t69
2．2．1\t硬浮點DSP塊介紹\t69
2．2．2\tAltera FPGA中浮點DSP實現(xiàn)的演進\t69
2．2．3\t硬浮點DSP的優(yōu)勢\t70
2．2．4\tXilinx Ultrascale DSP48E2\t74
2．3\t片外高速存儲器\t74
2．3．1\t外部存儲接口方案的關(guān)鍵特性\t74
2．3．2\t支持的存儲標準\t75
2．3．3\t存儲接口寬度\t75
2．3．4\tI O管腳\t76
2．3．5\t外部存儲接口IP支持類型\t76
2．3．6\tArria10外部存儲接口架構(gòu)\t78
2．4\tHybrid Memory Cube\t83
2．4．1\t存儲帶寬面臨的挑戰(zhàn)\t83
2．4．2\tHMC的優(yōu)勢\t84
2．4．3\tAltera HMC交互操作平臺\t85
2．4．4\tAltera HMC路標\t87
2．4．5\t網(wǎng)絡(luò)系統(tǒng)應(yīng)用案例\t88
2．5\tAltera JESD204B Megacore\t90
2．5．1\t基本介紹\t90
2．5．2\t功能描述\t94
2．5．3\tDebug指導(dǎo)\t97
2．6\t高速串行收發(fā)器\t100
2．6．1\tArria10 Transceiver概述\t100
2．6．2\tTransceiver設(shè)計流程\t104
2．6．3\tPLL和時鐘網(wǎng)絡(luò)\t107
2．6．4\t復(fù)位Transceiver通道\t112
2．6．5\t重配接口和動態(tài)重配\t115
2．6．6\t校準\t118
2．7\t小結(jié)\t119
2．8\t問題與思考\t119
第3章\tSoC FPGA嵌入式設(shè)計基礎(chǔ)\t120
3．1\tSoC FPGA簡介\t120
3．1．1\tSoC FPGA系列器件組合\t120
3．1．2\tSoC FPGA的工具和軟件\t124
3．1．3\tSoC FPGA的生態(tài)系統(tǒng)\t124
3．2\t基于ARM Coretex A9 MPCore的硬件處理系統(tǒng)\t126
3．2．1\t硬核處理器系統(tǒng)框圖與系統(tǒng)集成\t127
3．2．2\tEndian支持\t129
3．2．3\tHPS-FPGA橋接\t129
3．2．4\tHPS地址映射\t130
3．3\tQsys系統(tǒng)集成工具\t131
3．3．1\tQsys簡介\t131
3．3．2\t在Qsys中例化硬核處理器系統(tǒng)組件\t132
3．4\tSoC嵌入式設(shè)計套裝 (Embedded Design Suite)\t140
3．4．1\tSoC EDS介紹\t140
3．4．2\tEmbedded Command Shell\t143
3．4．3\tARM DS-5 AE\t143
3．4．4\t啟動工具使用指南\t144
3．4．5\t硬件庫（Hardware Library）\t145
3．4．6\tHPS Flash編程器\t146
3．4．7\t裸金屬編譯器\t147
3．4．8\tLinux軟件開發(fā)工具\t147
3．5\t小結(jié)\t148
3．6\t問題與思考\t148
第4章\t時序約束與時序分析\t149
4．1\t時序約束與時序分析基礎(chǔ)\t149
4．1．1\t周期與最高頻率\t150
4．1．2\t利用Quartus II工具分析設(shè)計\t152
4．1．3\t時鐘建立時間\t155
4．1．4\t時鐘保持時間\t156
4．1．5\t時鐘輸出延時\t156
4．1．6\t引腳到引腳的延遲\t157
4．1．7\tSlack\t157
4．1．8\t時鐘偏斜\t158
4．1．9\tQuartus II 時序分析工具和優(yōu)化向?qū)t158
4．2\t設(shè)置時序約束的常用方法\t159
4．2．1\t指定全局時序約束\t160
4．2．2\t指定個別時鐘約束\t164
4．3\t高級時序分析\t172
4．3．1\t時鐘偏斜\t172
4．3．2\t多時鐘域\t174
4．3．3\t多周期約束\t174
4．3．4\t偽路徑\t181
4．3．5\t修正保持時間違例\t183
4．3．6\t異步時鐘域時序分析\t184
4．4\t最小化時序分析\t185
4．5\t使用Tcl工具進行高級時序分析\t186
4．6\tTimeQuest簡介\t187
4．7\t小結(jié)\t190
4．8\t問題與思考\t190
第5章\t設(shè)計優(yōu)化\t191
5．1\t解讀設(shè)計\t191
5．1．1\t內(nèi)部時鐘域\t192
5．1．2\t多周期路徑和偽路徑\t193
5．1．3\tI O接口的時序要求\t194
5．1．4\t平衡資源的使用\t194
5．2\t設(shè)計優(yōu)化的基本流程和首次編譯\t195
5．2．1\t設(shè)計優(yōu)化基本流程\t195
5．2．2\t首次編譯的約束和設(shè)置\t196
5．2．3\t查看編譯報告\t198
5．3\t資源利用優(yōu)化\t200
5．3．1\t設(shè)計代碼優(yōu)化\t201
5．3．2\t資源重新分配\t201
5．3．3\t解決互連資源緊張的問題\t203
5．3．4\t邏輯綜合面積優(yōu)化\t203
5．3．5\t網(wǎng)表面積優(yōu)化\t207
5．3．6\t寄存器打包\t209
5．3．7\tQuartus II中的資源優(yōu)化顧問\t211
5．4\tI O時序優(yōu)化\t211
5．4．1\t執(zhí)行時序驅(qū)動的編譯\t211
5．4．2\t使用IOE中的觸發(fā)器\t212
5．4．3\t可編程輸入輸出延時\t215
5．4．4\t使用鎖相環(huán)對時鐘移相\t217
5．4．5\t其他I O時序優(yōu)化方法\t218
5．5\t最高時鐘頻率優(yōu)化\t219
5．5．1\t設(shè)計代碼優(yōu)化\t219
5．5．2\t邏輯綜合速度優(yōu)化\t225
5．5．3\t布局布線器設(shè)置\t227
5．5．4\t網(wǎng)表優(yōu)化和物理綜合\t228
5．5．5\t使用LogicLock對局部進行優(yōu)化\t233
5．5．6\t位置約束、手動布局和反標注\t234
5．5．7\tQuartus II中的時序優(yōu)化顧問\t235
5．6\t使用DSE工具優(yōu)化設(shè)計\t236
5．6．1\t為什么需要DSE\t236
5．6．2\t什么是DSE，如何使用\t236
5．7\t如何減少編譯時間\t238
5．8\t設(shè)計優(yōu)化實例\t239
5．9\t小結(jié)\t242
5．10\t問題與思考\t243
第6章\tAltera OpenCL開發(fā)套件和其他高級工具\t244
6．1\t命令行與Tcl腳本\t244
6．1．1\t命令行腳本\t245
6．1．2\tTcl腳本\t249
6．1．3\t使用命令行和Tcl腳本\t253
6．2\tDSP Builder工具\t254
6．2．1\tDSP Builder設(shè)計流程\t254
6．2．2\t與SOPC Builder一起構(gòu)建系統(tǒng)\t258
6．3\tAltera OpenCL軟件開發(fā)套件\t259
6．3．1\tOpenCL基本介紹\t259
6．3．2\tOpenCL架構(gòu)\t260
6．3．3\tAOCL的安裝和應(yīng)用\t264
6．3．4\tAOCL FPGA編程\t267
6．4\t小結(jié)\t272
6．5\t問題與思考\t272
第7章\tFPGA系統(tǒng)級設(shè)計技術(shù)\t273
7．1\t信號完整性及常用I O電平標準\t273
7．1．1\t信號完整性\t273
7．1．2\t單端標準\t278
7．1．3\t差分標準\t282
7．1．4\t偽差分標準\t285
7．1．5\t片上終端電阻\t285
7．2\t電源完整性設(shè)計\t286
7．2．1\t電源完整性\t286
7．2．2\t同步翻轉(zhuǎn)噪聲\t287
7．2．3\t非理想回路\t290
7．2．4\t低阻抗電源分配系統(tǒng)\t293
7．3\t功耗分析和熱設(shè)計\t297
7．3．1\t功耗的挑戰(zhàn)\t297
7．3．2\tFPGA的功耗\t297
7．3．3\t熱設(shè)計\t299
7．4\tSERDES與高速系統(tǒng)設(shè)計\t301
7．4．1\tSERDES的基本概念\t302
7．4．2\tAltera Stratix IV GX中SERDES的基本結(jié)構(gòu)\t305
7．4．3\t典型高速系統(tǒng)應(yīng)用框圖舉例\t311
7．4．4\t高速PCB設(shè)計注意事項\t315
7．5\t小結(jié)\t317
7．6\t問題與思考\t318