EDA技術與應用（第5版）

第1章 EDA技術概述
1．1 EDA技術及發(fā)展
1．2 EDA設計流程
1．2．1 設計準備
1．2．2 設計輸入
1．2．3 設計處理
1．2．4 設計校驗
1．2．5 器件編程
1．2．6 器件測試和設計驗證
1．3 硬件描述語言
1．3．1 VHDL
1．3．2 Verilog HDL
1．3．3 AHDL
1．4 可編程邏輯器件
1．5 常用EDA工具
1．5．1 設計輸入編輯器
1．5．2 仿真器
1．5．3 HDL綜合器
1．5．4 適配器（布局布線器）
1．5．5 下載器（編程器）
本章小結(jié)
思考題和習題1
第2章 EDA工具軟件的使用方法
2．1 Quartus II軟件的主界面
2．2 Quartus II的圖形編輯輸入法
2．2．1 編輯輸入圖形設計文件
2．2．2 編譯設計文件
2．2．3 仿真設計文件
2．2．4 編程下載設計文件
2．3 Quartus II宏功能模塊的 使用方法
2．3．1 設計原理
2．3．2 編輯輸入頂層設計文件
2．3．3 仿真頂層設計文件
2．3．4 圖形文件的轉(zhuǎn)換
2．4 嵌入式邏輯分析儀的使用方法
2．4．1 打開SignalTap II編輯窗口
2．4．2 調(diào)入節(jié)點信號
2．4．3 參數(shù)設置
2．4．4 文件存盤
2．4．5 編譯與下載
2．4．6 運行分析
2．5 嵌入式鎖相環(huán)的設計方法
2．5．1 嵌入式鎖相環(huán)的設計
2．5．2 嵌入式鎖相環(huán)的仿真
2．5．3 使用嵌入式邏輯分析儀觀察嵌入式鎖相環(huán)的設計結(jié)果
2．6 設計優(yōu)化
2．6．1 面積與速度的優(yōu)化
2．6．2 時序約束與選項設置
2．6．3 Fitter設置
2．7 Quartus II的RTL閱讀器
本章小結(jié)
思考題和習題2
第3章 VHDL
3．1 VHDL設計實體的基本結(jié)構(gòu)
3．1．1 庫、程序包
3．1．2 實體
3．1．3 結(jié)構(gòu)體
3．1．4 配置
3．1．5 基本邏輯器件的VHDL描述
3．2 VHDL語言要素
3．2．1 VHDL文字規(guī)則
3．2．2 VHDL數(shù)據(jù)對象
3．2．3 VHDL數(shù)據(jù)類型
3．2．4 VHDL的預定義數(shù)據(jù)類型
3．2．5 IEEE預定義的標準邏輯位和矢量
3．2．6 用戶自定義數(shù)據(jù)類型方式
3．2．7 VHDL操作符
3．2．8 VHDL的屬性
3．3 VHDL的順序語句
3．3．1 賦值語句
3．3．2 流程控制語句
3．3．3 WAIT語句
3．3．4 ASSERT（斷言）語句
3．3．5 NULL（空操作）語句
3．4 并行語句
3．4．1 PROCESS（進程）語句
3．4．2 塊語句
3．4．3 并行信號賦值語句
3．4．4 子程序和并行過程調(diào)用語句
3．4．5 元件例化（COMPONENT）語句
3．4．6 生成語句
3．5 VHDL的庫和程序包
3．5．1 VHDL庫
3．5．2 VHDL程序包
3．6 VHDL設計流程
3．6．1 編輯VHDL源程序
3．6．2 設計8位計數(shù)顯示譯碼電路頂層文件
3．6．3 編譯頂層設計文件
3．6．4 仿真頂層設計文件
3．6．5 下載頂層設計文件
3．7 VHDL仿真
3．7．1 VHDL仿真支持語句
3．7．2 VHDL測試平臺軟件的設計
本章小結(jié)
思考題和習題3
第4章 Verilog HDL
4．1 Verilog HDL設計模塊的基本結(jié)構(gòu)
4．1．1 模塊端口定義
4．1．2 模塊內(nèi)容
4．2 Verilog HDL的詞法
4．2．1 空白符和注釋
4．2．2 常數(shù)
4．2．3 字符串
4．2．4 關鍵詞
4．2．5 標識符
4．2．6 操作符
4．2．7 Verilog HDL數(shù)據(jù)對象
4．3 Verilog HDL的語句
4．3．1 賦值語句
4．3．2 條件語句
4．3．3 循環(huán)語句
4．3．4 結(jié)構(gòu)聲明語句
4．3．5 語句的順序執(zhí)行與并行執(zhí)行
4．4 不同抽象級別的Verilog HDL模型
4．4．1 Verilog HDL的門級描述
4．4．2 Verilog HDL的行為級描述
4．4．3 用結(jié)構(gòu)描述實現(xiàn)電路系統(tǒng)設計
4．5 Verilog HDL設計流程
4．5．1 編輯Verilog HDL源程序
4．5．2 設計BCD加法器電路頂層文件
4．5．3 編譯頂層設計文件
4．5．4 仿真頂層設計文件
4．5．5 下載頂層設計文件
4．6 Verilog HDL仿真
4．6．1 Verilog HDL仿真支持語句
4．6．2 Verilog HDL測試平臺軟件的設計
本章小結(jié)
思考題和習題4
第5章 常用EDA工具軟件
5．1 ModelSim
5．1．1 ModelSim的圖形用戶交互方式
5．1．2 ModelSim的交互命令方式
5．1．3 ModelSim的批處理工作方式
5．1．4 ModelSim與Quartus II的接口
5．1．5 在Quartus II 13．0中使ModelSim仿真
5．2 基于MATLAB/DSP Builder 的DSP模塊設計
5．2．1 設計原理
5．2．2 建立MATLAB設計模型
5．2．3 MATLAB模型仿真
5．2．4 Signal Compiler使用方法
5．2．5 使用ModelSim仿真
5．2．6 DSP Builder的層次設計
5．3 Qsys系統(tǒng)集成軟件
5．3．1 Qsys的硬件開發(fā)
5．3．2 Qsys系統(tǒng)的編譯與下載
5．4 Nios II嵌入式系統(tǒng)開發(fā)軟件
5．4．1 Nios II的硬件開發(fā)
5．4．2 生成Nios II硬件系統(tǒng)
5．4．3 Nios II系統(tǒng)的調(diào)試
5．4．4 Nios II的常用組件與編程
5．4．5 基于Nios II的Qsys系統(tǒng)應用
本章小結(jié)
思考題和習題5
第6章 可編程邏輯器件
6．1 PLD的基本原理
6．1．1 PLD的分類
6．1．2 陣列型PLD
6．1．3 現(xiàn)場可編程門陣列FPGA
6．1．4 基于查找表（LUT）的結(jié)構(gòu)
6．2 PLD的設計技術
6．2．1 PLD的設計方法
6．2．2 在系統(tǒng)可編程技術
6．2．3 邊界掃描技術
6．3 PLD的編程與配置
6．3．1 CPLD的ISP方式編程
6．3．2 使用PC的并口配置FPGA
6．4 Altera公司的PLD系列產(chǎn)品簡介
6．4．1 Altera高端Stratix FPGA系列
6．4．2 Altera中端FPGA的Arria系列
6．4．3 Altera低成本FPGA的Cyclone系列
6．4．4 Altera SoC FPGA系列
6．4．5 Altera低成本MAX系列
6．4．6 Altera硬件拷貝HardCopy ASIC系列
本章小結(jié)
思考題和習題6
第7章 EDA技術的應用
7．1 組合邏輯電路設計應用
7．1．1 運算電路設計
7．1．2 編碼器設計
7．1．3 譯碼器設計
7．1．4 數(shù)據(jù)選擇器設計
7．1．5 數(shù)據(jù)比較器設計
7．1．6 ROM的設計
7．2 時序邏輯電路設計應用
7．2．1 觸發(fā)器設計
7．2．2 鎖存器設計
7．2．3 移位寄存器設計
7．2．4 計數(shù)器設計
7．2．5 隨機讀寫存儲器RAM的設計
7．3 基于EDA的數(shù)字系統(tǒng)設計
7．3．1 計時器的設計
7．3．2 萬年歷的設計
7．3．3 8位十進制頻率計設計
本章小結(jié)
思考題和習題7
附錄A Altera DE2開發(fā)板使用方法\t278
A．1 Altera DE2開發(fā)板的結(jié)構(gòu)
A．2 DE2開發(fā)板的實驗模式與目標芯片的引腳連接
A．3 DE2開發(fā)板實驗的操作
A．3．1 編輯
A．3．2 編譯
A．3．3 仿真
A．3．4 引腳鎖定
A．3．5 編程下載
A．3．6 硬件驗證
A．4 DE2開發(fā)板的控制嵌板
A．4．1 打開控制嵌板
A．4．2 設備檢測
附錄B Quartus II的宏函數(shù)和強函數(shù)\t
B．1 宏函數(shù)
B．2 強函數(shù)
參考文獻