嵌入式高速串行總線技術(shù)：基于FPGA實現(xiàn)與應(yīng)用

第1篇 計算機和嵌入式系統(tǒng)中常用總線的發(fā)展歷程及趨勢
第1章 總線的發(fā)展歷程及后續(xù)趨勢 3
1．1 總線的出現(xiàn)及定義 3
1．2 PC總線的發(fā)展 5
1．2．1 ISA總線 6
1．2．2 PCI/PCI-X總線 7
1．2．3 PCIE總線 9
1．2．4 ATA/SATA――面向存儲的高速總線 10
1．3 嵌入式系統(tǒng)總線的發(fā)展 12
1．3．1 嵌入式系統(tǒng)的出現(xiàn) 12
1．3．2 PC104總線――ISA總線的嵌入式系統(tǒng)應(yīng)用 13
1．3．3 Compact PCI總線――PCI總線的嵌入式應(yīng)用 15
1．3．4 Compact PCIE架構(gòu)及其在嵌入式的應(yīng)用 18
1．3．5 SRIO總線――嵌入式系統(tǒng)的多處理器間互連 19
1．3．6 JESD204總線――面向ADC、DAC的串行通信總線結(jié)構(gòu) 21
1．3．7 FC標(biāo)準(zhǔn)――通道技術(shù)與網(wǎng)絡(luò)技術(shù)的結(jié)合 22
1．3．8 VPX架構(gòu)――嵌入式串行總線的集大成者 23
1．4 總線領(lǐng)域三次革命成因與效能分析 25
1．5 高速串行總線技術(shù)的優(yōu)點及共同點分析 28
1．6 高速串行總線的后續(xù)發(fā)展方向 29
1．6．1 速率繼續(xù)提升 30
1．6．2 采用多階電平傳輸 30
1．6．3 激光通信可行性及其小型化考慮 31
1．6．4 延伸閱讀――激光通信代替微波通信 32
1．7 參考文獻(xiàn) 34
第2篇 嵌入式系統(tǒng)中常用的高速串行總線及其FPGA實現(xiàn)
第2章 基于SERDES的高速數(shù)據(jù)傳輸技術(shù) 39
2．1 SERDES技術(shù)簡介 39
2．2 SERDES物理層――LVDS電平概述 40
2．3 基于FPGA的SERDES傳輸技術(shù)概述 42
2．3．1 FPGA對LVDS電平的支持 42
2．3．2 FPGA內(nèi)部的并/串轉(zhuǎn)換原語結(jié)構(gòu)OSERDESE2/ISERDESE2 43
2．3．3 基于SERDES原語的傳輸速率分析 44
2．4 基于FPGA實現(xiàn)SERDES原語的高速數(shù)據(jù)傳輸 45
2．4．1 SERDES發(fā)送端設(shè)計――設(shè)置OSERDESE2相關(guān)參數(shù) 45
2．4．2 SERDES接收端設(shè)計――配置ISERDESE2的相關(guān)參數(shù) 54
2．4．3 實現(xiàn)SERDES通信功能 59
2．5 延伸閱讀――FPGA時序優(yōu)化以及自適應(yīng)延時調(diào)整的SERDES傳輸技術(shù) 61
2．5．1 時鐘位置優(yōu)化――減少由時鐘位置造成的延時 61
2．5．2 時序優(yōu)化――OFFSET約束 63
2．5．3 時序優(yōu)化――MAXSKEW約束 64
2．5．4 基于Idelay的延時調(diào)整技術(shù) 64
2．5．5 基于Idelay的自適應(yīng)動態(tài)延時調(diào)整技術(shù) 66
2．6 小結(jié) 67
2．7 延伸閱讀――后起之秀：Xilinx公司及其FPGA 67
2．8 參考文獻(xiàn) 69
第3章 基于JESD204協(xié)議的ADC、DAC數(shù)據(jù)傳輸 71
3．1 JESD204協(xié)議概述 71
3．2 JESD204協(xié)議分析 74
3．2．1 JESD204物理層分析 74
3．2．2 幀填充 76
3．2．3 8B/10B編/解碼 77
3．2．4 加/解擾碼（Scrambling/De-Scrambling） 79
3．2．5 JESD204協(xié)議接收狀態(tài)機分析 80
3．3 基于GTX實現(xiàn)JESD204協(xié)議 82
3．3．1 可行性分析――物理層規(guī)范兼容 83
3．3．2 物理層GTX結(jié)構(gòu)分析 83
3．3．3 基于GTX的JESD204協(xié)議功能模塊構(gòu)建 88
3．3．4 JESD204協(xié)議若干技術(shù)點分析 99
3．4 小結(jié) 104
3．5 參考文獻(xiàn) 104
第4章 基于SRIO總線的高速通信結(jié)構(gòu) 105
4．1 SRIO總線――面向嵌入式系統(tǒng)互連 105
4．1．1 嵌入式總線與PC總線應(yīng)用分道揚鑣 105
4．1．2 SRIO技術(shù)針對嵌入式系統(tǒng)互連 107
4．1．3 SRIO VS PCIE VS Ethernet VS Others 108
4．2 SRIO協(xié)議分析 110
4．2．1 SRIO協(xié)議層次結(jié)構(gòu) 110
4．2．2 SRIO物理層規(guī)范 111
4．2．3 數(shù)據(jù)包及操作類型 113
4．2．4 鏈路同步 115
4．2．5 鏈路編碼 115
4．2．6 配置空間 117
4．3 基于SRIO總線的點對點通信功能實現(xiàn) 117
4．3．1 創(chuàng)建SRIO工程 118
4．3．2 SRIO工程結(jié)構(gòu)分析 126
4．3．3 SRIO點對點通信的關(guān)鍵技術(shù)分析及實現(xiàn) 128
4．3．4 SRIO IP核點對點通信功能測試 130
4．4 基于SRIO總線的交換結(jié)構(gòu)通信功能實現(xiàn) 131
4．4．1 基于SRIO總線的交換結(jié)構(gòu)概述 131
4．4．2 SRIO交換芯片80HCPS1616簡介 131
4．4．3 SRIO交換芯片80HCPS1616配置 133
4．4．4 80HCPS1616的I2C配置接口 137
4．4．5 Maintenance幀配置SRIO交換芯片 139
4．4．6 SRIO交換結(jié)構(gòu)的通信性能測試 142
4．5 小結(jié) 144
4．6 延伸閱讀――串行總線技術(shù)再提速，從信息不確定性說起 145
4．7 參考文獻(xiàn) 146
第5章 基于PCIE總線的高速數(shù)據(jù)傳輸技術(shù) 149
5．1 PCIE總線概述 149
5．2 PCIE協(xié)議分析 151
5．2．1 PCIE 拓?fù)浣Y(jié)構(gòu) 151
5．2．2 PCIE分層結(jié)構(gòu) 151
5．2．3 PCIE鏈路編碼與擾碼 153
5．2．4 PCIE 地址空間與事務(wù)類型 153
5．2．5 延伸閱讀――PCIE總線鏈路同步 154
5．3 基于PCIE協(xié)議的點對點通信功能實現(xiàn) 157
5．3．1 FPGA內(nèi)嵌PCIE硬核簡介 157
5．3．2 建立PCIE點對點通信工程 158
5．3．3 PCIE IP核源代碼分析 171
5．3．4 PCIE節(jié)點接收流程分析 173
5．3．5 PCIE節(jié)點發(fā)送流程分析 174
5．3．6 基于PCIE協(xié)議的點對點通信功能測試 175
5．4 小結(jié) 176
5．5 延伸閱讀――再論馬太效應(yīng)：從PCIE代替AGP總線說起 177
5．6 參考文獻(xiàn) 178
第6章 基于Aurora協(xié)議的高速傳輸技術(shù) 181
6．1 Aurora總線概述 181
6．2 Aurora總線協(xié)議分析 181
6．2．1 Aurora總線通信模型 181
6．2．2 Aurora物理層電氣特性 182
6．2．3 Aurora數(shù)據(jù)幀結(jié)構(gòu) 184
6．2．4 Aurora鏈路同步 185
6．3 基于Aurora總線的通信功能實現(xiàn) 188
6．3．1 建立Aurora總線測試工程 188
6．3．2 Aurora總線協(xié)議文件及接口分析 192
6．3．3 Aurora總線幀模式與流模式 194
6．3．4 Aurora總線通信性能分析及測試 196
6．4 小結(jié) 198
6．5 延伸閱讀――Xilinx公司及其Aurora總線 198
6．6 參考文獻(xiàn) 199
第7章 基于SATA總線的高速數(shù)據(jù)存儲技術(shù) 201
7．1 多種高速數(shù)據(jù)存儲方式涉及的總線形式 202
7．1．1 基于ATA總線標(biāo)準(zhǔn)的數(shù)據(jù)存儲方式 202
7．1．2 基于SCSI總線標(biāo)準(zhǔn)的高速數(shù)據(jù)存儲方式 203
7．1．3 基于SAS/SATA總線標(biāo)準(zhǔn)的高速數(shù)據(jù)存儲方式 205
7．1．4 延伸閱讀――基于Nand Flash陣列的高速數(shù)據(jù)存儲方式 208
7．1．5 延伸閱讀――基于eMMC及陣列的高速數(shù)據(jù)存儲方式 209
7．1．6 多種存儲實現(xiàn)方式的比較與分析 210
7．2 SATA協(xié)議分析 211
7．2．1 SATA的分層結(jié)構(gòu) 211
7．2．2 SATA啟動過程 212
7．2．3 SATA數(shù)據(jù)幀與編碼 213
7．3 SATA協(xié)議IP核的FPGA實現(xiàn) 216
7．3．1 Virtex-5 FPGA GTX簡介 216
7．3．2 SATA協(xié)議物理層實現(xiàn) 218
7．3．3 SATA協(xié)議的OOB通信 226
7．3．4 SATA協(xié)議的鏈路層及傳輸層關(guān)鍵技術(shù)分析 228
7．3．5 SATA協(xié)議的應(yīng)用層實現(xiàn)分析 231
7．3．6 SATA 協(xié)議IP核測試 231
7．4 小結(jié) 232
7．5 延伸閱讀――基于DNA的生物學(xué)存儲技術(shù) 234
7．6 參考文獻(xiàn) 236
第3篇 整機設(shè)計的嵌入式系統(tǒng)高速數(shù)據(jù)總線
第8章 CPCIE總線架構(gòu) 239
8．1 CPCIE總線簡介 239
8．2 CPCIE系統(tǒng)中功能模塊分類 241
8．3 CPCIE系統(tǒng)連接關(guān)系與信號定義 242
8．3．1 連接器類型 242
8．3．2 系統(tǒng)板 245
8．3．3 外設(shè)板 248
8．3．4 交換板 249
8．4 CPCIE系統(tǒng)整機設(shè)計要素 251
8．4．1 功能模塊標(biāo)識 251
8．4．2 供電要求 252
8．4．3 時鐘設(shè)計 253
8．5 小結(jié) 253
8．6 參考文獻(xiàn) 254
第9章 VPX總線架構(gòu) 255
9．1 VPX總線的起源 255
9．2 VPX協(xié)議族分析 257
9．3 VPX協(xié)議的典型應(yīng)用 259
9．4 連接關(guān)系與信號定義 260
9．5 整機設(shè)計要素 265
9．5．1 模塊防插錯設(shè)計 265
9．5．2 電源設(shè)計 266
9．5．3 功能模塊與背板信號映射關(guān)系 267
9．6 VPX架構(gòu)與CPCIE架構(gòu)的異同 270
9．7 小結(jié) 270
9．8 參考文獻(xiàn) 270
第10章 FC總線技術(shù)的實現(xiàn)與應(yīng)用 273
10．1 FC技術(shù)簡介 273
10．1．1 FC技術(shù)的出現(xiàn)――從大數(shù)據(jù)、云及SAN存儲說起 273
10．1．2 FC技術(shù)的優(yōu)點 275
10．1．3 FC技術(shù)的發(fā)展路標(biāo) 276
10．1．4 FC在機載航電系統(tǒng)中的應(yīng)用 277
10．2 FC協(xié)議分析 277
10．2．1 拓?fù)浣Y(jié)構(gòu) 277
10．2．2 分層結(jié)構(gòu) 278
10．2．3 協(xié)議組成 279
10．2．4 數(shù)據(jù)流程 281
10．2．5 數(shù)據(jù)幀結(jié)構(gòu)與編碼 281
10．2．6 分類服務(wù) 283
10．2．7 接口形式 286
10．3 FC協(xié)議通信實現(xiàn)分析 286
10．3．1 Xilinx公司IP核實現(xiàn)方案 286
10．3．2 FC專用ASIC芯片實現(xiàn)方案 288
10．4 小結(jié) 289
10．5 參考文獻(xiàn) 289
第11章 Infiniband總線技術(shù)的實現(xiàn)與應(yīng)用 291
11．1 Infiniband總線概述 291
11．2 Infiniband協(xié)議分析 293
11．2．1 分層結(jié)構(gòu) 293
11．2．2 消息傳輸方式 294
11．2．3 鏈路編碼與數(shù)據(jù)幀結(jié)構(gòu) 295
11．3 Infiniband協(xié)議實現(xiàn)及應(yīng)用 296
11．4 小結(jié) 297
11．5 參考文獻(xiàn) 298
附錄A 簡寫索引 299
附錄B 插圖目錄 303
附錄C 表格目錄 309
附錄D 本書創(chuàng)作過程中的隨筆 313
致謝 320