低功耗集成電路

《信息科學技術學術著作叢書》序
前言
第1章 集成電路功耗來源
1．1 動態(tài)切換功耗
1．2 瞬時短路功耗
1．3 靜態(tài)功耗
第2章 低功耗的設計與實現(xiàn)
2．1 系統(tǒng)級實現(xiàn)
2．1．1 動態(tài)電壓／頻率調節(jié)技術介紹
2．1．2 分塊耗能控制的自動DVFS在能量受限的NoC通信模塊上的應用
2．1．3 在線學習進行系統(tǒng)級能量控制
2．1．4 帶有DvFs的多分區(qū)的內存結構
2．1．5 多時鐘域處理器中的集成CPU高速緩存功耗管理
2．2 算法級實現(xiàn)（通過較少總線上比特翻轉的次數(shù)減少功耗）
2．2．1 編譯碼算法
2．2．2．Markov模型
2．2．3 減少比特翻轉次數(shù)的算法
2．3 結構級低功耗設計方法
2．3．1 總線的低功耗設計
2．3．2 存儲器優(yōu)化
2．3．3 預運算技術
2．3．4 并行技術
2．3．5 流水線技術
2．4 寄存器傳輸級（RTL）和門級（Gate一1evel）低功耗設計
2．4．1 時鐘門控
2．4．2 動態(tài)頻率調整（DFS）技術
2．4．3 電源門控技術
2．4．4 信號門控
2．5 電路級
2．5．1 電荷循環(huán)總線結構
2．5．2 多米諾邏輯
2．6 工藝級
2．6．1 多閾值電壓
2．6．2 多電壓技術
2．6．3 GateSizing
2．6．4 面積優(yōu)化技術
第3章 功耗評估
3．1 基于模擬方法的Fractal算法低功耗估計
3．2 混合級別功率估計
3．3 存儲器的功率估計
第4章 亞閾值MOS晶體管
4．1 MOS工藝概述
4．2 MOS器件模型
4．2．1 MOS管I／V特性
4．2．2 二階效應
4．3 亞閾區(qū)設計考慮
4．3．1 PVT變量
4．3．2 匹配性
4．3．3 噪聲
4．4 極低功耗亞閾值MOS晶體管電路設計
4．4．1 MOS晶體管泄漏機理
4．4．2 MOS晶體管泄漏降低技術
4．5 亞閾值CMOs邏輯中的參數(shù)變化影響
4．5．1 噪聲裕度
4．5．2 能耗
4．6 小結
第5章 低功耗、低噪聲放大器
5．1 芯片中的噪聲
5．2 低頻噪聲及失調電壓消除技術
5．3 斬波調制放大器設計
5．3．1 傳統(tǒng)斬波調制放大器設計
5．3．2 低阻結點斬波調制放大器設計
5．4 亞閾值心電放大器設計
5．5 小結
第6章 低功耗Sigma-Delta模數(shù)轉換器
6．1 Sigma-Delta模數(shù)轉換器基礎
6．2 Sigma-Delta模數(shù)轉換器結構
6．2．1 單環(huán)調制器結構
6．2．2 多級噪聲整形調制器結構
6．2．3 多位量化調制器結構
6．3 Sigma-Delta調制器的性能參數(shù)
6．4 低功耗Sigma-Delta調制器電路設計
6．4．1 前饋Sigma-Delta調制器結構
6．4．2 采樣開關運算放大器
6．4．3 低功耗運算放大器
6．4．4 低功耗比較器
6．5 小結
第7章 低功耗高速靜態(tài)隨機存儲器
7．1 存儲器說明
7．2 SRAM的設計基礎
7．2．1 基于CMOS工藝SRAM的電路結構
7．2．2 sRAM的性能指標
7．3 SRAM的高速低功耗設計技術
7．3．1 SRAM的譯碼電路功耗
7．3．2 數(shù)據(jù)通路的高速低功耗設計技術
7．3．3 SRAM的低功耗結構優(yōu)化技術
7．4 小結
第8章 低功耗阻變存儲器
8．1 阻變存儲器說明
8．2 阻變存儲器的低功耗操作
8．2．1 RRAM的低功耗高可靠寫入操作
8．2．2 RRAM的低功耗高可靠讀出操作
8．3 阻變存儲器的熱效應
8．4 小結
第9章 低功耗集成電路發(fā)展趨勢分析
9．1 低功耗SoC的技術發(fā)展趨勢分析
9．2 低功耗混合信號集成電路發(fā)展方向分析
9．3 低功耗存儲器電路的未來發(fā)展方向
參考文獻