EDA原理及VHDL實現(xiàn)：從晶體管、門電路到Xilinx Vivado的數(shù)字系統(tǒng)設(shè)計

序Ⅲ
前言Ⅴ
學(xué)習(xí)說明Ⅶ
第1章數(shù)字邏輯基礎(chǔ)
1.1數(shù)字邏輯的發(fā)展史
1.2開關(guān)系統(tǒng)
1.2.10和1的概念
1.2.2開關(guān)系統(tǒng)的優(yōu)勢
1.2.3晶體管作為開關(guān)
1.2.4半導(dǎo)體物理器件
1.2.5半導(dǎo)體邏輯電路
1.2.6邏輯電路符號描述
1.3半導(dǎo)體數(shù)字集成電路
1.3.1集成電路的發(fā)展
1.3.2集成電路構(gòu)成
1.3.3集成電路版圖
1.4基本邏輯門電路分析
1.4.1基本邏輯門電路的描述
1.4.2邏輯門電路的傳輸特性
1.4.3基本邏輯門集成電路
1.4.4不同工藝邏輯門的連接
1.5邏輯代數(shù)理論
1.5.1邏輯代數(shù)中運算關(guān)系
1.5.2邏輯函數(shù)表達式
1.6邏輯表達式的化簡
1.6.1使用運算律化簡邏輯表達式
1.6.2使用卡諾圖化簡邏輯表達式
1.6.3不完全指定邏輯功能的化簡
1.6.4輸入變量的卡諾圖表示
1.7毛刺產(chǎn)生及消除
1.8數(shù)字碼制表示和轉(zhuǎn)換
1.8.1數(shù)字碼制表示
1.8.2數(shù)字碼制轉(zhuǎn)換
1.9組合邏輯電路
1.9.1編碼器
1.9.2譯碼器
1.9.3碼轉(zhuǎn)換器
1.9.4數(shù)據(jù)選擇器
1.9.5數(shù)據(jù)比較器
1.9.6加法器
1.9.7減法器
1.9.8加法器/減法器
1.9.9乘法器
1.10時序邏輯電路
1.10.1時序邏輯電路類型
1.10.2時序邏輯電路特點
1.10.3基本SR鎖存器
1.10.4同步SR鎖存器
1.10.5D鎖存器
1.10.6D觸發(fā)器
1.10.7其他觸發(fā)器
1.10.8普通寄存器
1.10.9移位寄存器
1.10.10存儲器
1.11有限自動狀態(tài)機
1.11.1有限自動狀態(tài)機原理
1.11.2狀態(tài)圖表示及實現(xiàn)
1.11.3三位計數(shù)器
第2章可編程邏輯器件工藝和結(jié)構(gòu)
2.1可編程邏輯器件的發(fā)展歷史
2.2可編程邏輯器件工藝
2.3簡單可編程邏輯器件結(jié)構(gòu)
2.3.1PROM原理及結(jié)構(gòu)
2.3.2PAL原理及結(jié)構(gòu)
2.3.3PLA原理及結(jié)構(gòu)
2.4CPLD原理及結(jié)構(gòu)
2.4.1功能塊
2.4.2宏單元
2.4.3快速連接矩陣
2.4.4輸入輸出塊
2.5FPGA原理及結(jié)構(gòu)
2.5.1查找表結(jié)構(gòu)及功能
2.5.2可配置的邏輯塊
2.5.3時鐘資源
2.5.4時鐘管理模塊
2.5.5塊存儲器資源
2.5.6互聯(lián)資源
2.5.7專用的DSP模塊
2.5.8輸入和輸出塊
2.5.9吉比特收發(fā)器
2.5.10PCIE模塊
2.5.11XADC模塊
2.6CPLD和FPGA比較
2.7Xilinx可編程邏輯器件
2.7.1Xilinx CPLD芯片介紹
2.7.2Xilinx FPGA芯片介紹
2.7.3Xilinx PROM芯片介紹
第3章Vivado集成開發(fā)環(huán)境IP核設(shè)計流程
3.1IP的基本概念
3.1.1IP核來源
3.1.2IP核的提供方式
3.1.3IP核優(yōu)化
3.2Vivado工具設(shè)計流程
3.3Vivado IP數(shù)字系統(tǒng)的設(shè)計與實現(xiàn)
3.3.1建立新的設(shè)計工程
3.3.2修改工程設(shè)置屬性
3.3.3創(chuàng)建塊設(shè)計
3.3.4生成設(shè)計輸出文件
3.4XDC文件原理及添加方法
3.4.1XDC的特性
3.4.2約束文件的使用方法
3.4.3約束順序
3.4.4XDC約束命令
3.4.5添加XDC文件
3.5查看綜合后的結(jié)果
3.6查看實現(xiàn)后的結(jié)果
3.7生成和下載比特流文件
3.7.1生成比特流文件
3.7.2下載比特流文件
3.8生成和下載PROM文件
第4章Vivado集成開發(fā)環(huán)境VHDL設(shè)計流程
4.1創(chuàng)建新的設(shè)計工程
4.2修改工程屬性
4.3創(chuàng)建并添加一個新的設(shè)計文件
4.4RTL詳細描述和分析
4.4.1詳細描述的原理
4.4.2詳細描述的過程
4.5設(shè)計綜合和分析
4.5.1綜合過程的關(guān)鍵問題
4.5.2執(zhí)行設(shè)計綜合
4.5.3綜合報告的查看
4.6設(shè)計行為級仿真
4.7創(chuàng)建實現(xiàn)約束文件XDC
4.7.1實現(xiàn)約束的原理
4.7.2I/O規(guī)劃器功能
4.7.3實現(xiàn)約束過程
4.8設(shè)計實現(xiàn)和分析
4.8.1設(shè)計實現(xiàn)原理
4.8.2設(shè)計實現(xiàn)及分析
4.9設(shè)計時序仿真
4.10生成并下載比特流文件
4.10.1生成比特流文件
4.10.2下載比特流文件到FPGA
4.11生成并燒寫PROM文件
第5章VHDL語言規(guī)范
5.1VHDL程序結(jié)構(gòu)和配置
5.1.1VHDL程序結(jié)構(gòu)框架
5.1.2VHDL實體
5.1.3VHDL結(jié)構(gòu)體
5.1.4配置聲明
5.2VHDL語言描述風(fēng)格
5.2.1行為描述
5.2.2數(shù)據(jù)流描述
5.2.3結(jié)構(gòu)化描述
5.3VHDL語言要素
5.3.1字符集
5.3.2語言要素、分隔符和分界符
5.3.3標識符
5.3.4抽象文字
5.3.5字符文字
5.3.6字符串文字
5.3.7比特字符串文字
5.3.8注釋
5.3.9保留字
5.3.10允許的字符替換
5.4VHDL設(shè)計資源共享
5.4.1庫的聲明和調(diào)用
5.4.2子程序和函數(shù)聲明
5.4.3函數(shù)體和子程序體
5.4.4子程序和函數(shù)重載
5.4.5解析函數(shù)
5.4.6包聲明
5.4.7包體
5.5VHDL類型
5.5.1標量類型
5.5.2復(fù)合類型
5.5.3訪問類型
5.5.4文件類型
5.5.5保護類型
5.6VHDL聲明
5.6.1類型聲明
5.6.2子類型聲明
5.6.3對象
5.6.4屬性聲明
5.6.5元件聲明
5.6.6組模板聲明
5.6.7組聲明
5.7VHDL說明
5.7.1屬性說明
5.7.2配置說明
5.7.3斷開說明
5.8VHDL名字
5.8.1簡單名字
5.8.2選擇名字
5.8.3索引名字
5.8.4切片名字
5.8.5屬性名字
5.9VHDL表達式
5.9.1VHDL操作符
5.9.2VHDL操作數(shù)
5.10VHDL順序描述語句
5.10.1wait語句
5.10.2斷言和報告語句
5.10.3信號分配語句
5.10.4變量分配語句
5.10.5子程序調(diào)用語句
5.10.6if語句
5.10.7case語句
5.10.8loop語句
5.10.9next語句
5.10.10exit語句
5.10.11return語句
5.10.12null語句
5.11VHDL并發(fā)描述語句
5.11.1塊語句
5.11.2進程描述語句
5.11.3并行過程調(diào)用語句
5.11.4并行斷言語句
5.11.5并行信號分配語句
5.11.6元件例化語句
5.11.7生成語句
第6章基本數(shù)字邏輯單元的VHDL描述
6.1組合邏輯電路的VHDL描述
6.1.1邏輯門的VHDL描述
6.1.2編碼器的VHDL描述
6.1.3譯碼器的VHDL描述
6.1.4多路選擇器的VHDL描述
6.1.5數(shù)字比較器的VHDL描述
6.1.6總線緩沖器的VHDL描述
6.2數(shù)據(jù)運算操作的VHDL描述
6.2.1加法操作的VHDL描述
6.2.2減法操作的VHDL描述
6.2.3乘法操作的VHDL描述
6.2.4除法操作的VHDL描述
6.2.5算術(shù)邏輯單元的VHDL描述
6.3時序邏輯電路的VHDL描述
6.3.1觸發(fā)器和鎖存器的VHDL描述
6.3.2計數(shù)器的VHDL描述
6.3.3移位寄存器的VHDL描述
6.3.4脈沖寬度調(diào)制PWM的VHDL描述
6.4存儲器的VHDL描述
6.4.1ROM的VHDL描述
6.4.2RAM的VHDL描述
6.5有限自動狀態(tài)機的VHDL描述
6.5.1FSM設(shè)計原理
6.5.2FSM的分類及描述
第7章VHDL數(shù)字系統(tǒng)設(shè)計和實現(xiàn)
7.1設(shè)計所用外設(shè)的原理
7.1.1LED燈驅(qū)動原理
7.1.2開關(guān)驅(qū)動原理
7.1.3七段數(shù)碼管驅(qū)動原理
7.1.4VGA顯示器原理
7.1.5通用異步接收發(fā)送器原理
7.2系統(tǒng)設(shè)計原理
7.3創(chuàng)建新的設(shè)計工程
7.4VHDL數(shù)字系統(tǒng)設(shè)計流程
7.4.1設(shè)計分頻時鐘模塊2
7.4.2設(shè)計和仿真計數(shù)器模塊
7.4.3設(shè)計頂層模塊
7.4.4設(shè)計和例化分頻時鐘模塊1
7.4.5設(shè)計七段數(shù)碼管模塊
7.4.6設(shè)計和例化分頻時鐘模塊3
7.4.7設(shè)計和例化通用異步收發(fā)器模塊
7.4.8設(shè)計和例化分頻時鐘模塊4
7.4.9設(shè)計和例化VGA控制器模塊
第8章創(chuàng)建和封裝用戶IP設(shè)計和實現(xiàn)
8.1Vivado定制IP流程導(dǎo)論
8.2封裝用戶定義IP核設(shè)計流程
8.2.1創(chuàng)建新的封裝IP設(shè)計工程
8.2.2添加VHDL設(shè)計源文件
8.2.3設(shè)置定制IP的庫名和目錄
8.2.4封裝定制IP的實現(xiàn)
8.3調(diào)用用戶自定義IP實現(xiàn)流程
8.3.1創(chuàng)建新的調(diào)用IP工程
8.3.2設(shè)置包含調(diào)用IP的路徑
8.3.3創(chuàng)建基于IP的系統(tǒng)
8.4系統(tǒng)行為級仿真
8.5系統(tǒng)設(shè)計綜合
8.6系統(tǒng)實現(xiàn)和驗證
第9章Vivado調(diào)試工具原理及實現(xiàn)
9.1設(shè)計調(diào)試原理和方法
9.2FIFO IP的生成和調(diào)用
9.2.1創(chuàng)建新的工程
9.2.2添加FIFO IP核
9.2.3添加頂層設(shè)計文件
9.2.4添加XDC文件
9.3網(wǎng)表插入調(diào)試探測流程方法及實現(xiàn)
9.3.1網(wǎng)表插入調(diào)試探測流程的方法
9.3.2網(wǎng)表插入調(diào)試探測流程的實現(xiàn)
9.4使用添加VHDL屬性調(diào)試探測流程
9.5使用VHDL例化調(diào)試核調(diào)試探測流程
第10章數(shù)字系統(tǒng)高級設(shè)計方法
10.1數(shù)字系統(tǒng)設(shè)計目標
10.2時序基本概念
10.2.1基本術(shù)語
10.2.2時序路徑
10.2.3建立和保持松弛
10.2.4去除和恢復(fù)檢查
10.3邏輯復(fù)制和復(fù)用
10.3.1邏輯復(fù)制
10.3.2邏輯復(fù)用
10.4并行和流水線
10.4.1并行設(shè)計
10.4.2流水線設(shè)計
10.5同步和異步單元處理
10.5.1同步單元處理
10.5.2異步單元處理
10.6邏輯結(jié)構(gòu)處理
10.6.1邏輯結(jié)構(gòu)設(shè)計方法
10.6.2if和case語句的使用
第11章數(shù)?；旌舷到y(tǒng)設(shè)計
11.1模數(shù)轉(zhuǎn)換器原理
11.1.1模數(shù)轉(zhuǎn)換器的參數(shù)
11.1.2模數(shù)轉(zhuǎn)換器的類型
11.2數(shù)模轉(zhuǎn)換器原理
11.2.1數(shù)模轉(zhuǎn)換器的參數(shù)
11.2.2數(shù)模轉(zhuǎn)換器的類型
11.3基于XADC的信號采集和處理原理及實現(xiàn)
11.3.1XADC模塊原理
11.3.2XADC原語
11.3.31602模塊原理
11.3.4信號采集、處理和顯示的實現(xiàn)
11.4基于DAC的信號發(fā)生器的設(shè)計原理及實現(xiàn)
11.4.1D/A轉(zhuǎn)換器工作原理
11.4.2函數(shù)信號產(chǎn)生原理
11.4.3設(shè)計實現(xiàn)