數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL（第6版）

第1章 EDA技術(shù)概述\t1
1．1 EDA技術(shù)及其發(fā)展\t1
1．2 Top-down設(shè)計(jì)與IP核復(fù)用\t4
1．2．1 Top-down設(shè)計(jì)\t4
1．2．2 Bottom-up設(shè)計(jì)\t5
1．2．3 IP復(fù)用技術(shù)與SoC\t5
1．3 數(shù)字設(shè)計(jì)的流程\t7
1．3．1 設(shè)計(jì)輸入\t7
1．3．2 綜合\t9
1．3．3 布局布線\t9
1．3．4 仿真\t10
1．3．5 編程配置\t10
1．4 常用的EDA軟件工具\(yùn)t10
1．5 EDA技術(shù)的發(fā)展趨勢\t14
習(xí)題1\t15
第2章 FPGA/CPLD器件\t16
2．1 PLD器件概述\t16
2．1．1 PLD器件的發(fā)展歷程\t16
2．1．2 PLD器件的分類\t17
2．2 PLD的基本原理與結(jié)構(gòu)\t19
2．2．1 PLD器件的基本結(jié)構(gòu)\t19
2．2．2 PLD電路的表示方法\t20
2．3 低密度PLD的原理與結(jié)構(gòu)\t21
2．4 CPLD的原理與結(jié)構(gòu)\t26
2．4．1 宏單元結(jié)構(gòu)\t26
2．4．2 典型CPLD的結(jié)構(gòu)\t27
2．5 FPGA的原理與結(jié)構(gòu)\t30
2．5．1 查找表結(jié)構(gòu)\t30
2．5．2 典型FPGA的結(jié)構(gòu)\t32
2．5．3 Cyclone IV器件結(jié)構(gòu)\t35
2．6 FPGA/CPLD的編程元件\t38
2．7 邊界掃描測試技術(shù)\t42
2．8 FPGA/CPLD的編程與配置\t44
2．8．1 在系統(tǒng)可編程\t44
2．8．2 FPGA器件的配置\t45
2．8．3 Cyclone IV器件的編程\t46
2．9 FPGA/CPLD器件概述\t49
2．10 FPGA/CPLD的發(fā)展趨勢\t52
習(xí)題2\t53
第3章 Quartus Prime使用指南\t54
3．1 Quartus Prime原理圖設(shè)計(jì)\t55
3．1．1 半加器原理圖設(shè)計(jì)輸入\t55
3．1．2 1位全加器設(shè)計(jì)輸入\t60
3．1．3 1位全加器的編譯\t61
3．1．4 1位全加器的仿真\t63
3．1．5 1位全加器的下載\t67
3．2 基于IP核的設(shè)計(jì)\t71
3．2．1 模24方向可控計(jì)數(shù)器\t71
3．2．2 4×4無符號(hào)數(shù)乘法器\t78
3．3 SignalTap II的使用方法\t84
3．4 Quartus Prime的優(yōu)化設(shè)置與時(shí)序分析\t88
習(xí)題3\t93
實(shí)驗(yàn)與設(shè)計(jì)\t95
3-1 簡易數(shù)字鐘\t95
3-2 m序列發(fā)生器\t97
3-3 8位帶符號(hào)乘法器\t97
3-4 用常量模塊實(shí)現(xiàn)補(bǔ)碼轉(zhuǎn)換幅度碼電路\t101
第4章 Verilog設(shè)計(jì)初步\t102
4．1 Verilog簡介\t102
4．2 Verilog模塊的結(jié)構(gòu)\t103
4．3 Verilog基本組合電路設(shè)計(jì)\t107
4．3．1 用Verilog設(shè)計(jì)基本組合電路\t107
4．3．2 用Verilog設(shè)計(jì)加法器\t107
4．4 Verilog基本時(shí)序電路設(shè)計(jì)\t110
4．4．1 用Verilog設(shè)計(jì)觸發(fā)器\t110
4．4．2 用Verilog設(shè)計(jì)計(jì)數(shù)器\t111
習(xí)題4\t113
實(shí)驗(yàn)與設(shè)計(jì)\t113
4-1 Synplify Pro綜合器的使用方法\t113
4-2 Synplify綜合器的使用方法\t117
第5章 Verilog語法與要素\t119
5．1 Verilog語言要素\t119
5．2 常量\t120
5．2．1 整數(shù)（Integer）\t120
5．2．2 實(shí)數(shù)（Real）\t122
5．2．3 字符串（Strings）\t122
5．3 數(shù)據(jù)類型\t123
5．3．1 net型\t123
5．3．2 variable型\t124
5．4 參數(shù)\t126
5．5 向量\t128
5．6 運(yùn)算符\t130
習(xí)題5\t134
實(shí)驗(yàn)與設(shè)計(jì)\t135
5-1 用altpll鎖相環(huán)宏模塊實(shí)現(xiàn)倍頻和分頻\t135
第6章 Verilog行為語句\t140
6．1 過程語句\t140
6．1．1 always過程語句\t141
6．1．2 initial過程語句\t144
6．2 塊語句\t145
6．2．1 串行塊begin-end\t145
6．2．2 并行塊fork-join\t146
6．3 賦值語句\t147
6．3．1 持續(xù)賦值與過程賦值\t147
6．3．2 阻塞賦值與非阻塞賦值\t148
6．4 條件語句\t149
6．4．1 if-else語句\t150
6．4．2 case語句\t151
6．5 循環(huán)語句\t155
6．5．1 for語句\t156
6．5．2 repeat、while、forever語句\t157
6．6 編譯指示語句\t159
6．7 任務(wù)與函數(shù)\t160
6．7．1 任務(wù)（task）\t160
6．7．2 函數(shù)（function）\t162
6．8 順序執(zhí)行與并發(fā)執(zhí)行\(zhòng)t166
習(xí)題6\t167
實(shí)驗(yàn)與設(shè)計(jì)\t167
6-1 4×4矩陣鍵盤檢測電路\t167
第7章 Verilog設(shè)計(jì)的層次與風(fēng)格\t170
7．1 Verilog設(shè)計(jì)的層次\t170
7．2 門級(jí)結(jié)構(gòu)描述\t170
7．2．1 Verilog HDL內(nèi)置門元件\t171
7．2．2 門級(jí)結(jié)構(gòu)描述\t173
7．3 行為描述\t174
7．4 數(shù)據(jù)流描述\t175
7．5 不同描述風(fēng)格的設(shè)計(jì)\t176
7．5．1 半加器設(shè)計(jì)\t176
7．5．2 1位全加器設(shè)計(jì)\t177
7．5．3 4位加法器設(shè)計(jì)\t179
7．6 多層次結(jié)構(gòu)電路的設(shè)計(jì)\t179
7．7 基本組合電路設(shè)計(jì)\t182
7．7．1 門電路\t182
7．7．2 編譯碼器\t182
7．7．3 其他組合電路\t184
7．8 基本時(shí)序電路設(shè)計(jì)\t185
7．8．1 觸發(fā)器\t185
7．8．2 鎖存器與寄存器\t185
7．8．3 計(jì)數(shù)器與串并轉(zhuǎn)換器\t187
7．8．4 簡易微處理器\t188
7．9 三態(tài)邏輯設(shè)計(jì)\t190
習(xí)題7\t192
實(shí)驗(yàn)與設(shè)計(jì)\t192
7-1 數(shù)字表決器\t192
7-2 FIFO緩存器設(shè)計(jì)\t195
第8章 Verilog有限狀態(tài)機(jī)設(shè)計(jì)\t199
8．1 有限狀態(tài)機(jī)\t199
8．2 有限狀態(tài)機(jī)的Verilog描述\t201
8．2．1 用三個(gè)過程描述\t202
8．2．2 用兩個(gè)過程描述\t203
8．2．3 單過程描述方式\t205
8．3 狀 態(tài) 編 碼\t207
8．3．1 常用的編碼方式\t207
8．3．2 狀態(tài)編碼的定義\t211
8．4 有限狀態(tài)機(jī)設(shè)計(jì)要點(diǎn)\t213
8．4．1 復(fù)位和起始狀態(tài)的選擇\t213
8．4．2 多余狀態(tài)的處理\t213
習(xí)題8\t215
實(shí)驗(yàn)與設(shè)計(jì)\t215
8-1 流水燈控制器\t215
8-2 汽車尾燈控制器\t217
8-3 狀態(tài)機(jī)A/D采樣控制電路\t218
8-4 用狀態(tài)機(jī)實(shí)現(xiàn)字符液晶顯示控制\t219
第9章 Verilog設(shè)計(jì)進(jìn)階\t226
9．1 加法器設(shè)計(jì)\t226
9．1．1 級(jí)連加法器\t226
9．1．2 數(shù)據(jù)流描述的加法器\t227
9．1．3 超前進(jìn)位加法器\t228
9．1．4 流水線加法器\t229
9．2 乘法器設(shè)計(jì)\t230
9．2．1 并行乘法器\t230
9．2．2 移位相加乘法器\t232
9．2．3 布斯乘法器\t234
9．2．4 查找表乘法器\t237
9．3 奇數(shù)分頻與小數(shù)分頻\t237
9．3．1 奇數(shù)分頻\t237
9．3．2 半整數(shù)分頻與小數(shù)分頻\t239
9．4 VGA圖像的顯示與控制\t241
9．4．1 VGA圖像顯示原理與時(shí)序\t241
9．4．2 VGA圖像顯示與控制的實(shí)現(xiàn)\t244
9．5 點(diǎn)陣式液晶顯示控制\t250
9．6 樂曲演奏電路\t255
習(xí)題9\t260
實(shí)驗(yàn)與設(shè)計(jì)\t262
9-1 數(shù)字跑表\t262
9-2 實(shí)用多功能數(shù)字鐘\t269
第10章 Verilog設(shè)計(jì)的優(yōu)化\t278
10．1 設(shè)計(jì)的可綜合性\t278
10．2 流水線設(shè)計(jì)技術(shù)\t280
10．3 資源共享\t284
10．4 過程\t286
10．5 阻塞賦值與非阻塞賦值\t288
習(xí)題10\t292
實(shí)驗(yàn)與設(shè)計(jì)\t292
10-1 小數(shù)分頻\t292
10-2 如何在FPGA設(shè)計(jì)中消除毛刺\t294
10-3 消抖動(dòng)電路\t297
第11章 Verilog Test Bench與仿真\t298
11．1 系統(tǒng)任務(wù)與系統(tǒng)函數(shù)\t298
11．2 用戶自定義元件\t302
11．2．1 組合電路UDP元件\t303
11．2．2 時(shí)序邏輯UDP元件\t304
11．3 延時(shí)模型的表示\t306
11．3．1 時(shí)間標(biāo)尺定義`timescale\t306
11．3．2 延時(shí)的表示與延時(shí)說明塊\t307
11．4 Test Bench測試平臺(tái)\t308
11．5 組合和時(shí)序電路的仿真\t310
11．5．1 組合電路的仿真\t310
11．5．2 時(shí)序電路的仿真\t312
習(xí)題11\t313
實(shí)驗(yàn)與設(shè)計(jì)\t314
11-1 用ModelSim SE仿真8位二進(jìn)制加法器\t314
11-2 用ModelSim SE仿真乘累加器\t322
第12章 Verilog語言的發(fā)展\t324
12．1 Verilog―2001語法結(jié)構(gòu)\t324
12．1．1 語法結(jié)構(gòu)的擴(kuò)展與增強(qiáng)\t324
12．1．2 設(shè)計(jì)管理\t330
12．1．3 系統(tǒng)任務(wù)和系統(tǒng)函數(shù)的擴(kuò)展\t332
12．1．4 VCD文件的擴(kuò)展\t335
12．2 Verilog―2002語法結(jié)構(gòu)\t336
12．2．1 硬件單元建模\t337
12．2．2 屬性\t340
12．2．3 編程語言接口\t344
習(xí)題12\t345
第13章 通信與信號(hào)處理設(shè)計(jì)實(shí)例\t346
13．1 m序列發(fā)生器\t346
13．1．1 m序列的原理與性質(zhì)\t346
13．1．2 m序列產(chǎn)生器設(shè)計(jì)\t348
13．2 Gold碼\t350
13．2．1 Gold碼的原理與性質(zhì)\t350
13．2．2 Gold碼產(chǎn)生器設(shè)計(jì)\t351
13．3 CRC校驗(yàn)碼\t353
13．4 FSK解調(diào)\t355
13．5 數(shù)字過零檢測與等精度頻率測量\t358
13．5．1 數(shù)字過零檢測法\t358
13．5．2 等精度頻率測量\t359
13．6 QPSK調(diào)制器的FPGA實(shí)現(xiàn)\t362
13．7 FIR數(shù)字濾波器\t365
習(xí)題13\t369
實(shí)驗(yàn)與設(shè)計(jì)\t369
13-1 信號(hào)音產(chǎn)生器\t369
13-2 異步串行接口（UART）\t376
附錄A Verilog HDL（IEEE Std 1364―1995）關(guān)鍵字\t382
附錄B Verilog HDL（IEEE Std 1364―2001）關(guān)鍵字\t383
附錄C DE2―115介紹\t384
附錄D 有關(guān)術(shù)語與縮略語\t386
參考文獻(xiàn)\t391