FPGA/CPLD應(yīng)用技術(shù)

第一篇基 礎(chǔ) 知 識(shí)項(xiàng)目1了解FPGA/CPLD1.1FPGA/CPLD的基本結(jié)構(gòu)1.1.1FPGA的基本結(jié)構(gòu)1.1.2CPLD的基本結(jié)構(gòu)1.1.3FPGA和CPLD的比較1.2Altera的FPGA/CPLD1.2.1Altera的FPGA1.2.2Altera的CPLD1.2.3FPGA/CPLD選型1.3FPGA/CPLD的開發(fā)流程小結(jié)課后練習(xí)項(xiàng)目2學(xué)習(xí)VHDL語言的基本知識(shí)2.1VHDL程序結(jié)構(gòu)2.1.1簡(jiǎn)單VHDL程序舉例2.1.2實(shí)體2.1.3結(jié)構(gòu)體2.1.4庫和程序包2.1.5配置2.2VHDL的語言要素2.2.1語法規(guī)則2.2.2標(biāo)識(shí)符2.2.3數(shù)據(jù)類型2.2.4運(yùn)算操作符2.3VHDL基本語句2.3.1順序語句2.3.2并行語句2.3.3子程序小結(jié)課后練習(xí)項(xiàng)目3熟悉FPGA/CPLD的開發(fā)環(huán)境3.1常用開發(fā)軟件3.2Quartus Ⅱ的使用3.2.1Quartus Ⅱ的用戶界面3.2.2設(shè)計(jì)輸入3.2.3設(shè)計(jì)編譯3.2.4設(shè)計(jì)仿真3.2.5器件編程3.3DE2開發(fā)板3.3.1DE2開發(fā)板簡(jiǎn)介3.3.2DE2開發(fā)板的使用小結(jié)課后練習(xí)第二篇應(yīng) 用 開 發(fā)項(xiàng)目4門電路設(shè)計(jì)4.1基本邏輯門的設(shè)計(jì)4.1.1設(shè)計(jì)要求4.1.2構(gòu)思——方案選擇4.1.3設(shè)計(jì)——VHDL源程序設(shè)計(jì)4.1.4實(shí)現(xiàn)——編輯、編譯4.1.5運(yùn)行——仿真、編程測(cè)試4.2三態(tài)門的設(shè)計(jì)4.2.1設(shè)計(jì)要求4.2.2構(gòu)思——方案選擇4.2.3設(shè)計(jì)——VHDL源程序設(shè)計(jì)4.2.4實(shí)現(xiàn)——編輯、編譯4.2.5運(yùn)行——仿真、編程測(cè)試小結(jié)課后習(xí)題項(xiàng)目5編碼器設(shè)計(jì)5.1普通編碼器的設(shè)計(jì)5.1.1設(shè)計(jì)要求5.1.2構(gòu)思——方案選擇5.1.3設(shè)計(jì)——VHDL源程序設(shè)計(jì)5.1.4實(shí)現(xiàn)——編輯、編譯5.1.5運(yùn)行——仿真、編程測(cè)試5.2優(yōu)先編碼器的設(shè)計(jì)5.2.1設(shè)計(jì)要求5.2.2構(gòu)思——方案選擇5.2.3設(shè)計(jì)——VHDL源程序設(shè)計(jì)5.2.4實(shí)現(xiàn)——編輯、編譯5.2.5運(yùn)行——仿真、編程測(cè)試及結(jié)果分析小結(jié)課后練習(xí)項(xiàng)目6譯碼器設(shè)計(jì)6.138譯碼器的設(shè)計(jì)6.1.1設(shè)計(jì)要求6.1.2構(gòu)思——方案選擇6.1.3設(shè)計(jì)——VHDL源程序設(shè)計(jì)6.1.4實(shí)現(xiàn)——編輯、編譯6.1.5運(yùn)行——仿真、編程測(cè)試6.2二十進(jìn)制BCD譯碼器的設(shè)計(jì)6.2.1設(shè)計(jì)要求6.2.2構(gòu)思——方案選擇6.2.3設(shè)計(jì)——VHDL源程序設(shè)計(jì)6.2.4實(shí)現(xiàn)——編輯、編譯6.2.5運(yùn)行——仿真、編程測(cè)試小結(jié)課后練習(xí)項(xiàng)目7觸發(fā)器設(shè)計(jì)7.1同步RS觸發(fā)器的設(shè)計(jì)7.1.1設(shè)計(jì)要求7.1.2構(gòu)思——方案選擇7.1.3設(shè)計(jì)——VHDL源程序設(shè)計(jì)7.1.4實(shí)現(xiàn)——編輯、編譯7.1.5運(yùn)行——仿真、編程測(cè)試7.2同步復(fù)位D觸發(fā)器的設(shè)計(jì)7.2.1設(shè)計(jì)要求7.2.2構(gòu)思——方案選擇7.2.3設(shè)計(jì)——VHDL源程序設(shè)計(jì)7.2.4實(shí)現(xiàn)——編輯、編譯7.2.5運(yùn)行——仿真、編程測(cè)試小結(jié)課后練習(xí)項(xiàng)目8計(jì)數(shù)器設(shè)計(jì)8.1同步計(jì)數(shù)器設(shè)計(jì)8.1.1設(shè)計(jì)要求8.1.2預(yù)備知識(shí)8.1.3構(gòu)思——方案選擇8.1.4設(shè)計(jì)——編寫VHDL源程序8.1.5實(shí)現(xiàn)——編譯與仿真8.1.6運(yùn)行——編程測(cè)試與結(jié)果分析8.2異步計(jì)數(shù)器設(shè)計(jì)8.2.1設(shè)計(jì)要求8.2.2預(yù)備知識(shí)8.2.3構(gòu)思——方案選擇8.2.4設(shè)計(jì)——編寫VHDL源程序8.2.5實(shí)現(xiàn)——編譯與仿真8.2.6運(yùn)行——編程測(cè)試與結(jié)果分析小結(jié)課后練習(xí)項(xiàng)目9分頻器設(shè)計(jì)9.1占空比與分頻系數(shù)可調(diào)的分頻器設(shè)計(jì)9.1.1設(shè)計(jì)要求9.1.2預(yù)備知識(shí)9.1.3構(gòu)思——方案選擇9.1.4設(shè)計(jì)——編寫VHDL源程序9.1.5實(shí)現(xiàn)——編譯與仿真9.1.6運(yùn)行——編程測(cè)試與結(jié)果分析9.2占空比為50%的奇數(shù)分頻器設(shè)計(jì)9.2.1設(shè)計(jì)要求9.2.2構(gòu)思——提出設(shè)計(jì)方案9.2.3設(shè)計(jì)——VHDL源程序設(shè)計(jì)9.2.4實(shí)現(xiàn)——編譯與仿真9.2.5運(yùn)行——編程測(cè)試與結(jié)果分析小結(jié)課后練習(xí)項(xiàng)目10電梯控制器10.1設(shè)計(jì)要求10.2必備知識(shí)10.2.1狀態(tài)機(jī)的基本概念10.2.2狀態(tài)機(jī)的VHDL設(shè)計(jì)10.3項(xiàng)目實(shí)施10.3.1構(gòu)思——總體方案設(shè)計(jì)10.3.2設(shè)計(jì)——編寫各模塊的VHDL源程序10.3.3實(shí)現(xiàn)——編譯與仿真10.3.4運(yùn)行——編程測(cè)試與結(jié)果分析小結(jié)項(xiàng)目11交通燈控制器11.1設(shè)計(jì)要求11.2構(gòu)思——總體方案確定11.3設(shè)計(jì)——VHDL編程11.3.1分頻模塊設(shè)計(jì)11.3.2控制模塊設(shè)計(jì)11.3.3顯示模塊設(shè)計(jì)11.3.4頂層設(shè)計(jì)11.4實(shí)現(xiàn)——硬件編程11.5運(yùn)行——測(cè)試結(jié)果分析小結(jié)項(xiàng)目12簡(jiǎn)單微處理器設(shè)計(jì)與實(shí)現(xiàn)12.1設(shè)計(jì)要求12.2預(yù)備知識(shí)12.2.1微處理器的硬件系統(tǒng)12.2.2微處理器的指令系統(tǒng)12.3構(gòu)思——設(shè)計(jì)思路與方案12.4設(shè)計(jì)——VHDL源程序設(shè)計(jì)12.5實(shí)現(xiàn)——編譯與仿真12.6運(yùn)行——編程測(cè)試與結(jié)果分析小結(jié)參考文獻(xiàn)