FPGA硬件軟件開(kāi)發(fā)及項(xiàng)目開(kāi)發(fā)

序
前 言
第1章 FPGA概述
1.1 什么是FPGA
1.2 FPGA與32位處理器的比較
1.3 FPGA和ASCI的關(guān)系
1.4 FPGA的發(fā)展
1.5 代碼語(yǔ)言VHDL和開(kāi)發(fā)工具ISE
1.6 FPGA的應(yīng)用 第2章 XC3S500E和XCF04S的基本結(jié)構(gòu)
2.1 XC3S500E的主要特點(diǎn)
2.2 內(nèi)部結(jié)構(gòu)總論
2.3 配置操作
2.4 芯片封裝標(biāo)記
2.5 輸入輸出塊（IOB）
2.5.1 IOB內(nèi)部結(jié)構(gòu)
2.5.2 輸入延時(shí)功能
2.5.3 存儲(chǔ)單元功能
2.5.4 倍速數(shù)據(jù)傳輸
2.5.5 支持多種信號(hào)標(biāo)準(zhǔn)
2.5.6 片內(nèi)差分端電阻（On_Chip Differential Termination）
2.5.7 上拉電阻和下拉電阻
2.5.8 邊沿切換速率（Slew Rate）控制和驅(qū)動(dòng)強(qiáng)度（Drive Strength）控制
2.5.9 IOB的區(qū)（Bank）劃分和規(guī)則
2.5.10 IOB的供電
2.5.11 上電和配置過(guò)程時(shí)I/O引腳行為
2.5.12 JTAG邊界掃描功能
2.6 可配置邏輯塊（CLB）和切片（Slice）資源
2.6.1 CLB總論
2.6.2 切片總論
2.7 塊RAM（Block RAM）
2.8 專用乘法器（Dedicated Multipliers）
2.9 數(shù)字時(shí)鐘管器（DCM，Digital Clock Manager）
2.9.1 總論
2.9.2 延鎖環(huán)（Delay-Locked Loop, DLL）
2.9.3 數(shù)字頻率合成器(Digital Frequency Synthesizer，DFS)
2.9.4 相移器(Phase Shifter，PS)
2.9.5 狀態(tài)邏輯(Status Logic)
2.10 時(shí)鐘基本結(jié)構(gòu)
2.11 芯片內(nèi)功能單元互連(Interconnect)
2.12 配置(Coufiguration)
2.12.1 配置過(guò)程
2.12.2 配置數(shù)據(jù)大小
2.12.3 配置時(shí)鐘信號(hào)CCLK的設(shè)計(jì)要點(diǎn)
2.12.4 HSWAP，M[2:0]和VS[2:0]引腳線路設(shè)計(jì)要點(diǎn)
2.12.5 主機(jī)串口模式(Master Serial Mode)
2.12.6 其它的主機(jī)配置模式
2.12.7 從機(jī)串口模式(Slave Seral Mode)
2.12.8 JTAG模式
2.12.9 配置過(guò)程總結(jié)
2.13 Spartan-3E系列FPGA芯片引腳說(shuō)明
2.13.1 引腳類型
2.13.2 三種封裝的引腳
2.14 Platform Flash PROM
2.14.1 Flash PROM的特點(diǎn)和對(duì)FPGA的支持
2.14.2 Flash PROM內(nèi)部結(jié)構(gòu)
2.14.3 PROM參與FPGA配置
2.14.4 PROM的在系統(tǒng)焼寫（In-system Programming）
2.14.5 PROM的指標(biāo)參數(shù)和引腳 第3章 核板和外圍模塊硬件設(shè)計(jì)
3.1 最小系統(tǒng)和外圍器件
3.2 基于FPGA的電子產(chǎn)品分類
3.3 硬件系統(tǒng)的需求分析和項(xiàng)目方案
3.4 線路板集成設(shè)計(jì)工具Protel DXP簡(jiǎn)介
3.5 核板原理圖設(shè)計(jì)
3.6 核板PCB設(shè)計(jì)
3.7 模塊Bank1_Md1（液晶和8xLED模塊）設(shè)計(jì)
3.7.1 接口模塊Bank1_Md1設(shè)計(jì)
3.7.2 8xLED模塊設(shè)計(jì)
3.7.3 RS232通信模塊設(shè)計(jì)
3.8 模塊Bank0_Md1（單數(shù)碼管模塊）設(shè)計(jì)
3.9 模塊Bank1_Md2（4連數(shù)碼管模塊）設(shè)計(jì)
3.10 并口JTAG下載器設(shè)計(jì)
3.11 模塊Bank2_Md1（輸入模塊）設(shè)計(jì) 第4章 開(kāi)發(fā)環(huán)境ISE和VHDL語(yǔ)言
4.1 開(kāi)發(fā)環(huán)境ISE
4.2 ISE安裝過(guò)程
4.2.1 注冊(cè)
4.2.2 ISE軟件下載
4.2.3 ISE安裝
4.3 ISE操作全過(guò)程
4.3.1 ISE界面介紹
4.3.2 新項(xiàng)目（New Project）建立
4.3.3 產(chǎn)生源代碼
4.3.4 源代碼綜合（Synthesize）
4.3.5 波形仿真（Simulate）
4.3.6 產(chǎn)生用戶約束文件
4.3.7 執(zhí)行設(shè)計(jì)（Implement Design）
4.3.8 產(chǎn)生燒寫文件（Generaate Programming File）
4.3.9 產(chǎn)生PROM文件
4.3.10 燒寫
4.3.11 運(yùn)行
4.4 ISE各功能模塊
4.4.1 ISE全過(guò)程總結(jié)
4.4.2 參考已有的源代碼和約束文件建立新項(xiàng)目
4.4.3 源代碼綜合（Synthesize-XST）
4.4.4 執(zhí)行設(shè)計(jì)（Implement Design）
4.4.5 產(chǎn)生燒寫文件（Generate Programming File）
4.4.6 配置目標(biāo)器件 （Configure Target Device）
4.5 VHDL語(yǔ)言
4.5.1 VHDL源代碼結(jié)構(gòu)形式
4.5.2 VHDL基本定義
4.5.3 VHDL語(yǔ)句
4.5.4 元件模塊（Component） 第5章 項(xiàng)目軟件開(kāi)發(fā)和源代碼解釋
5.1 簡(jiǎn)單邏輯門電路
5.1.1 雙輸入與非電路test00_NAND
5.1.2 解碼器電路test138_deCoder_1
5.2 簡(jiǎn)單時(shí)序電路
5.2.1 LED閃爍電路test0_LED
5.2.2 LED跑馬燈電路test8LED_HorseRun
5.2.3 帶鎖存解碼器電路test138_deCoder_2
5.2.4 同步解碼器電路test138_deCoder_3
5.2.5 串入并出同步移位寄存器電路test164_SIPO
5.2.6 單數(shù)碼管電路testLEDNumber_1
5.2.7 按鍵控制的單數(shù)碼管電路testLEDNumber_2
5.3 I/O口電路
5.3.1 4連數(shù)碼管計(jì)數(shù)器NumLEDx4_1
5.3.2 4連數(shù)碼管精密計(jì)時(shí)器NumLEDx4_2
5.3.3 4連數(shù)碼管倒計(jì)時(shí)器NumLEDx4_3
5.3.4 4連數(shù)碼管定時(shí)器NumLEDx4_4
5.4 通信電路
5.4.1 字符液晶顯示LCD1602_disp
5.4.2 UART通信發(fā)送UART_transmitter
5.4.3 UART通信接收發(fā)送UART_tranceiver
5.4.4 藍(lán)牙通信BlueTooth_1
5.4.5 基于PWM的LED亮度控制PWM_2xLED
5.4.6 雙舵機(jī)控制PWM_2xMiniServer
5.4.7 步進(jìn)電機(jī)控制Step_Motor1
5.4.8 帶設(shè)置的步進(jìn)電機(jī)控制Step_Motor2
5.5 DCM開(kāi)發(fā)
5.5.1 數(shù)字時(shí)鐘管理器實(shí)例DCM_Test
5.6 其它項(xiàng)目
5.6.1 直流電機(jī)控制
5.6.2 繼電器控制
5.6.3 單片機(jī)和FPGA雙機(jī)系統(tǒng)
參考文獻(xiàn)