Verilog HDL與FPGA開發(fā)設計及應用

第1章 緒論
1.1 EDA技術和可編程邏輯器件的發(fā)展
1.1.1 EDA技術發(fā)展概述
1.1.2 可編程邏輯器件發(fā)展概況
1.2 可編程邏輯器件設計流程簡介
1.2.1 基本設計方法
1.2.2 可編程邏輯器件設計流程
1.3 硬件描述語言Verilog HDL與VHDL
1.3.1 Verilog HDL簡介
1.3.2 VHDL簡介
1.3.3 Verilog HDL與VHDL的區(qū)別與聯系
1.3.4 選擇Verilog HDL還是VHDL
1.4 FPGA在雷達系統中的應用
1.4.1 FPGA簡介
1.4.2 雷達信號處理系統簡介
1.4.3 FPGA在雷達信號處理中的應用
思考題

第2章 Verilog HDL語法基礎
2.1 引言
2.2 模塊（Module）的概念
2.3 Verilog HDL語法的一些基本要素
2.4 數據類型及常量、變量
2.4.1 常量
2.4.2 變量
2.5 運算符及表達式
2.5.1 算術運算符
2.5.2 邏輯運算符
2.5.3 關系運算符
2.5.4 位運算符
2.5.5 等式運算符
2.5.6 縮減運算符
2.5.7 條件運算符
2.5.8 位拼接運算符
2.5.9 運算符的優(yōu)先級
2.6 賦值語句
2.6.1 阻塞賦值語句
2.6.2 非阻塞賦值語句
2.7 條件語句
2.7.1 if-else語句
2.7.2 case語句
2.8 結構描述語句always與assign
2.8.1 always語句
2.8.2 assign語句
2.9 函數（function）和循環(huán)語句（for）
2.10 跳出“語法”看“語法”--“硬件”描述語言的另一種理解方式
2.10.1 從硬件的角度理解Verilog HDL語法
2.10.2 不可綜合語法及其在測試向量中的應用
思考題

第3章 CPLD／FPGA的基本結構
3.1 CPLD的基本結構
3.1.1 內部結構
3.1.2 下載方式
3.1.3 Xilinx公司CPLD簡介
3.2 FPGA的基本結構
3.2.1 內部結構
3.2.2 下載方式
3.2.3 Xilinx公司FPGA簡介
3.3 CPLD與FPGA的區(qū)別與聯系
思考題

第4章 CPLD／FPGA設計基礎
4.1 同步與異步電路設計
4.1.1 同步電路設計
4.1.2 異步電路設計
4.1.3 雙向L／O接口電路設計
4.1.4 同步與異步電路的區(qū)別與聯系
4.2 時鐘、復位與臨界設計--分析邏輯中的競爭、冒險以及亞穩(wěn)態(tài)
4.2.1 時鐘系統的設計
4.2.2 復位電路的設計
4.2.3 臨界設計
4.3 有限狀態(tài)機設計
4.4 速度與資源--折中設計方案
4.4.1 速度--并行處理
4.4.2 資源--串行處理
4.5 大規(guī)模FPGA的開發(fā)--模塊化設計
思考題

第5章 FPGA在數字信號處理系統中的應用
5.1 數的表示方法
5.1.1 數字系統中數的二進制表示
5.1.2 定點數和浮點數
5.1.3 FPGA中數的表示
5.2 加減法與乘法單元
5.2.1 加減法單元
5.2.2 乘法單元
5.3 數字信號處理系統中的FPGA與DSP芯片
5.3.1 DSP芯片介紹
5.3.2 DSP與FPGA性能比較
5.3.3 DSP和FPGA方案的選擇
5.3.4 新的設計思想
5.4 數字濾波器的FPGA設計實例
5.4.1 IIR濾波器
5.4.2 FIR濾波器
5.4.3 FIR濾波器與IIR濾波器的比較
5.4.4 8階FIR濾波器設計實例
5.4.5 IIR濾波器設計實例
5.5 Xilinx公司數字信號處理IP Core的應用
5.5.1 Core Generator綜述
5.5.2 數字信號處理的IP Core
5.5.3 FFI的IP Core調用實例
思考題

第6章 FPGA在雷達系統中的應用
6.1 相關器與匹配濾波器
6.1.1 相關器
6.1.2 匹配濾波器
6.1.3 相關器與匹配濾波器的關系
6.1.4 13位Barker碼相關器設計實例
6.1.5 13位Barker碼匹配濾波器設計實例
6.2 動目標檢測（MTD）
6.2.1 動目標檢測（MTD）原理
6.2.2 動目標檢測（MTD）設計實例
6.3 恒虛警（CFAR）
6.3.1 恒虛警（CFAR）原理
6.3.2 恒虛警（（2FAR）設計實例
6.4 FPGA在雷達系統中的應用小結
6.4.1 Matlab在數字信號處理中的作用
6.4.2 雷達數字信號處理系統中FPGA設計流程
思考題
附錄A Verilog HDL語法參考
A.1 Verilog HDL關鍵詞列表
A.2 Verilog HDL編譯器不支持的Verilog結構
附錄B 相關網址檢索
附錄C 設計源代碼
C.1 雙CPU接口的數據轉換的設計
C.2 FIR濾波器設計
C.3 FIR濾波器Testbench設計
C.4 IIR濾波器設計
C.5 IIR濾波器Testbench設計
C.6 13位Bark碼相關器設計
C.7 13位Bark碼相關器測試向量Testbench設計
C.8 13位Bark匹配濾波器的設計
C.9 13位Bark碼匹配濾波器測試向量Testbench設計
C.10 動目標檢測（MTD）算法設計
C.11 動目標檢測（MTD）算法測試向量Testbench設計
C.12 回波消除電路設計
C.13 恒虛警（CFAR）算法設計
C.14 恒虛警（CFAR）算法測試向量Testbench設計
參考文獻