Xilinx FPGA設(shè)計(jì)權(quán)威指南

定　價(jià)：￥56.00

作　者：	何賓編著
出版社：	清華大學(xué)出版社
叢編項(xiàng)：	EDA工程技術(shù)叢書(shū)
標(biāo)　簽：	游戲開(kāi)發(fā)/多媒體/課件設(shè)計(jì)

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ISBN：	9787302282006	出版時(shí)間：	2012-05-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	512	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　《EDA工程技術(shù)叢書(shū)：Xilinx FPGA設(shè)計(jì)權(quán)威指南》系統(tǒng)、全面地介紹了基于Xilinx可編程邏輯器件設(shè)計(jì)的方法、理論和應(yīng)用。全書(shū)共分14章，內(nèi)容包括Xilinx可編程邏輯器件設(shè)計(jì)流程導(dǎo)論、Xilinx可編程邏輯器件結(jié)構(gòu)及分類(lèi)、HDL高級(jí)設(shè)計(jì)技術(shù)、基于HDL的設(shè)計(jì)技術(shù)、基于原理圖的設(shè)計(jì)輸入、設(shè)計(jì)綜合和行為仿真、設(shè)計(jì)實(shí)現(xiàn)和時(shí)序仿真、設(shè)計(jì)下載、Chip Scope Pro調(diào)試工具、可重配置技術(shù)基礎(chǔ)、處理器系統(tǒng)可重配置實(shí)現(xiàn)、基于ISE的數(shù)／模混合系統(tǒng)設(shè)計(jì)、基于雙攝像頭的HDMI視頻系統(tǒng)的實(shí)現(xiàn)和基于System Generator的數(shù)字系統(tǒng)建模。《EDA工程技術(shù)叢書(shū)：Xilinx FPGA設(shè)計(jì)權(quán)威指南》參考了Xilinx大量的最新設(shè)計(jì)資料，內(nèi)容新穎，理論與應(yīng)用并重，介紹了Xilinx可編程邏輯器件的許多新的設(shè)計(jì)方法和設(shè)計(jì)技術(shù)，并將這些設(shè)計(jì)方法和設(shè)計(jì)技術(shù)有機(jī)貫穿于完整的設(shè)計(jì)流程中?！禘DA工程技術(shù)叢書(shū)：Xilinx FPGA設(shè)計(jì)權(quán)威指南》可作為從事Xilinx可編程邏輯器件設(shè)計(jì)工程技術(shù)人員的參考用書(shū)，也可作為電子信息類(lèi)專(zhuān)業(yè)高年級(jí)本科生和研究生的教學(xué)和科研用書(shū)，同時(shí)也可以作為Xilinx公司的培訓(xùn)教材及工程技術(shù)人員的參考用書(shū)。

作者簡(jiǎn)介

　　何賓，長(zhǎng)期從事數(shù)字系統(tǒng)EDA方面教學(xué)與科研工作。在全國(guó)進(jìn)行大學(xué)生電子設(shè)計(jì)競(jìng)賽FPGA專(zhuān)題方面的培訓(xùn)工作，在EDA教學(xué)與科研應(yīng)用方面積累了豐富的經(jīng)驗(yàn)。已出版相關(guān)圖書(shū)《EDA原理及Verilog實(shí)現(xiàn)》、《EDA原理及VHDL實(shí)現(xiàn)》、《FPGA數(shù)字信號(hào)處理實(shí)現(xiàn)原理及方法》、《基于AXI4的可編程SOC系統(tǒng)設(shè)計(jì)》等多本EDA相關(guān)圖書(shū)。

圖書(shū)目錄

第1章 Xilinx FPGA設(shè)計(jì)流程
1.1 設(shè)計(jì)流程
1.2 設(shè)計(jì)輸入和綜合
1.2.1 層次化設(shè)計(jì)
1.2.2 原理圖輸入
1.2.3 HDL輸入和綜合
1.3 設(shè)計(jì)實(shí)現(xiàn)
1.3.1 FPGA設(shè)計(jì)實(shí)現(xiàn)
1.3.2 CPLD設(shè)計(jì)實(shí)現(xiàn)
1.4 設(shè)計(jì)驗(yàn)證
1.4.1 仿真
1.4.2 靜態(tài)時(shí)序分析
1.4.3 電路驗(yàn)證
1.5 IP核復(fù)用技術(shù)
1.5.1 IP核分類(lèi)
1.5.2 IP核優(yōu)化
1.5.3 IP核生成
第2章 Xilinx FPGA結(jié)構(gòu)及分類(lèi)
2.1 CPLD原理及結(jié)構(gòu)
2.1.1 功能塊
2.1.2 宏單元
2.1.3 快速連接矩陣
2.1.4 輸入輸出塊
2.2 FPGA原理及結(jié)構(gòu)
2.2.1 查找表結(jié)構(gòu)及功能
2.2.2 可配置邏輯塊
2.2.3 時(shí)鐘資源和時(shí)鐘管理單元
2.2.4 塊存儲(chǔ)器資源
2.2.5 互聯(lián)資源
2.2.6 專(zhuān)用的DSP模塊
2.2.7 輸入輸出塊
2.2.8 吉比特收發(fā)器
2.2.9 PCI-E模塊
2.2.10 XADC模塊
2.3 Xilinx可編程邏輯器件分類(lèi)
2.3.1 Xilinx CPLD芯片介紹
2.3.2 Xilinx FPGA芯片介紹
2.3.3 Xilinx最新一代7系列
2.4 Xilinx配置存儲(chǔ)器
2.4.1 平臺(tái)Flash在系統(tǒng)可編程PROM
2.4.2 平臺(tái)Flash高密度存儲(chǔ)和配置器
第3章 HDL高級(jí)設(shè)計(jì)技術(shù)
3.1 HDL語(yǔ)言
3.1.1 HDL語(yǔ)言設(shè)計(jì)FPGA的優(yōu)勢(shì)
3.1.2 使用HDL語(yǔ)言設(shè)計(jì)FPGA
3.2 混合語(yǔ)言設(shè)計(jì)支持
3.3 層次化設(shè)計(jì)
3.3.1 層次化設(shè)計(jì)的優(yōu)缺點(diǎn)
3.3.2 在分層設(shè)計(jì)中使用綜合工具
3.4 選擇數(shù)據(jù)類(lèi)型（只限于VHDL）
3.4.1 使用std_logic（IEEE 1164）
3.4.2 聲明端口
3.4.3 端口聲明中的數(shù)組
3.5 使用escale指令（只限于Verilog）
3.6 if和case描述比較
3.6.1 if設(shè)計(jì)描
3.6.2 case設(shè)計(jì)描述
3.6.3 避免出現(xiàn)鎖存器
3.7 邏輯結(jié)構(gòu)設(shè)計(jì)
3.7.1 邏輯結(jié)構(gòu)的分類(lèi)及實(shí)現(xiàn)
3.7.2 數(shù)字信號(hào)處理中的邏輯結(jié)構(gòu)
3.8 邏輯復(fù)制和復(fù)用技術(shù)
3.8.1 邏輯復(fù)制技術(shù)
3.8.2 邏輯復(fù)用（共享）技術(shù)
3.9 并行和流水技術(shù)
……
第4章基于HDL設(shè)計(jì)輸入
第5章基于原理圖的設(shè)計(jì)輸入
第6章設(shè)計(jì)綜合和行為仿真
第7章設(shè)計(jì)實(shí)現(xiàn)和時(shí)序防真
第8章設(shè)計(jì)下載
第9章ＣhipScope Pro調(diào)試工具
第10章可重配置技術(shù)
第11章處理器系統(tǒng)可重配置實(shí)現(xiàn)
第12章基于ISE的數(shù)字/模擬混合系統(tǒng)設(shè)計(jì)
第13章基于雙攝像頭的HDMI視頻系統(tǒng)的實(shí)現(xiàn)
附錄Nexys3的原理圖