計(jì)算機(jī)原理與設(shè)計(jì)（Verilog HDL版）

第1章 計(jì)算機(jī)基礎(chǔ)知識(shí)及性能評(píng)價(jià) 1.1 計(jì)算機(jī)系統(tǒng)概述 1.1.1 計(jì)算機(jī)系統(tǒng)的組成 1.1.2 計(jì)算機(jī)發(fā)展簡(jiǎn)史 1.1.3 計(jì)算機(jī)指令結(jié)構(gòu) 1.1.4 CISC和RISC 1.1.5 一些基本單位的意義 1.2 計(jì)算機(jī)的基本結(jié)構(gòu) 1.2.I RISC CPU的基本結(jié)構(gòu) 1.2.2 多線程CPU和多核CPU 1.2.3 存儲(chǔ)層次和虛擬存儲(chǔ)器管理 1.2.4 I/O接口和總線 1.3 如何提高計(jì)算機(jī)的性能 1.3.1 計(jì)算機(jī)性能和性能評(píng)價(jià) 1.3.2 蹤跡驅(qū)動(dòng)模擬和執(zhí)行驅(qū)動(dòng)模擬 1.3.3 高性能計(jì)算機(jī)和互聯(lián)網(wǎng)絡(luò) 1.4 硬件描述語言 1.5 習(xí)題第2章 邏輯電路及Verilog HDL簡(jiǎn)介 2.1 基本邏輯門和常用邏輯門 2.2 用Verilog HDL實(shí)現(xiàn)基本的邏輯操作 2.3 邏輯門的CMOS晶體管實(shí)現(xiàn)以及晶體管級(jí)的Verilog HDL 2.3.1 CMOS反向器 2.3.2 CMOS與非門和或非門 2.4 四種風(fēng)格的Verilog HDL描述 2.4.1 晶體管開關(guān)級(jí)的Verilog HDL 2.4.2 邏輯門級(jí)的Verilog HDL 2.4.3 數(shù)據(jù)流風(fēng)格的Verilog HDL 2.4.4 功能描述風(fēng)格的Verilog HDL 2.5 常用的組合電路及其設(shè)計(jì) 2.5.1 多路選擇器設(shè)計(jì) 2.5.2 譯碼器設(shè)計(jì) 2.5.3 32位移位器設(shè)計(jì) 2.6 時(shí)序電路的設(shè)計(jì)方法 2.6.1 D鎖存器 2.6.2 D觸發(fā)器 2.6.3 狀態(tài)轉(zhuǎn)移圖及時(shí)序電路設(shè)計(jì) 2.7 習(xí)題第3章 計(jì)算機(jī)算法及其Verilog HDL實(shí)現(xiàn) 3.1 二進(jìn)制整數(shù) 3.1.1 無符號(hào)二進(jìn)制整數(shù) 3.1.2 補(bǔ)碼表示的帶符號(hào)二進(jìn)制整數(shù) 3.2 加減法算法及Verilog HDL實(shí)現(xiàn) 3.2.1 加法器和減法器設(shè)計(jì) 3.2.2 先行進(jìn)位加法器設(shè)計(jì) 3.3 乘法算法及Verilog HDL實(shí)現(xiàn) 3.3.1 無符號(hào)數(shù)乘法器設(shè)計(jì) 3.3.2 帶符號(hào)數(shù)乘法器設(shè)計(jì) 3.3.3 無符號(hào)數(shù)Wallace樹型乘法器設(shè)計(jì) 3.3.4 帶符號(hào)數(shù)Wallace樹型乘法器設(shè)計(jì) 3.4 除法算法及Verilog HDL實(shí)現(xiàn) 3.4.1 恢復(fù)余數(shù)除法器設(shè)計(jì) 3.4.2 不恢復(fù)余數(shù)除法器設(shè)計(jì) 3.4.3 帶符號(hào)數(shù)不恢復(fù)余數(shù)除法器設(shè)計(jì) 3.4.4 Goldschmidt除法算法 3.4.5 Newton-Raphson除法算法 3.5 開方算法及Verilog HDL實(shí)現(xiàn) 3.5.1 恢復(fù)余數(shù)開方算法 3.5.2 不恢復(fù)余數(shù)開方算法 3.5.3 Goldschmidt開方算法 3.5.4 Newton-Raphson開方算法 3.6 習(xí)題第4章 指令系統(tǒng)及ALU設(shè)計(jì) 4.1 指令系統(tǒng)結(jié)構(gòu) 4.1.1 操作數(shù)類型 4.1.2 數(shù)據(jù)在存儲(chǔ)器中的存放方法 4.1.3 指令類型 4.1.4 指令結(jié)構(gòu) 4.1.5 尋址方式 4.2 MIPS指令格式和通用寄存器定義 ……第5章 單周期CPU及其Verilog HDL設(shè)計(jì)第6章 異常和中斷處理及其電路實(shí)現(xiàn)第7章 多周期CPU及其Verilog HDL設(shè)計(jì)第8章 流水線CPU及其Verilog HDL設(shè)計(jì)第9章 浮點(diǎn)算法及CPU Verilog HDL設(shè)計(jì)第10章 帶有CPU的流水線CPU及其Verilog HDL設(shè)計(jì)第11章 多線程CPU及其Verilog HDL設(shè)計(jì)第12章 存儲(chǔ)器和虛擬存儲(chǔ)器管理第13章 帶有cache及tlb和CPU的CPU設(shè)計(jì)第14章 多核CPU及其Verilog HDL設(shè)計(jì)第15章 輸入/輸出接口及設(shè)計(jì)第16章 高性能計(jì)算機(jī)及互聯(lián)網(wǎng)絡(luò)設(shè)計(jì)參考文獻(xiàn)圖索引表索引術(shù)語索引