CPLD/FPGA與ASIC設(shè)計(jì)實(shí)踐教程（第二版）

叢書序
第二版前言
第一版前言
第1章 緒論
1.1 概述
1.1.1 電子器件的發(fā)展
1.1.2 電子設(shè)計(jì)技術(shù)的發(fā)展
1.2 EDA技術(shù)的發(fā)展史
1.2.1 EDA概念
1.2.2 EDA技術(shù)的發(fā)展
1.3 CPLD/FPGA的發(fā)展史
1.3.1 數(shù)字集成電路的分類
1.3.2 可編程邏輯器件的發(fā)展史
1.4 常用EDA設(shè)計(jì)工具介紹
1.4.1 電子電路設(shè)計(jì)與仿真工具
1.4.2 PCB設(shè)計(jì)軟件
1.4.3 IC設(shè)計(jì)軟件
1.4.4 CPLD/FPGA應(yīng)用設(shè)計(jì)工具
1.5 數(shù)字系統(tǒng)的設(shè)計(jì)方法
1.5.1 數(shù)字電路設(shè)計(jì)的基本方法
1.5.2 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法
1.5.3 CPLD/FPGA應(yīng)用設(shè)計(jì)流程
1.5.4 基于QuartusⅡ的設(shè)計(jì)流程
1.5.5基于ISE的設(shè)計(jì)流程
思考與練習(xí)題
第2章 可編程邏輯器件基礎(chǔ)
2.1 引言
2.2 PLD器件及其分類
2.2.1 PLD器件
2.2.2 PLD的分類
2.3 可編程邏輯器件結(jié)構(gòu)簡介
2.3.1 標(biāo)準(zhǔn)門單元、電路示意和PAL等效圖
2.3.2 PLD的邏輯表示方法
2.3.3 PLD的基本結(jié)構(gòu)
2.4 CPLD/FPGA的結(jié)構(gòu)和原理
2.4.1 EPLD和CP[D的基本結(jié)構(gòu)
2.4.2 FPGA的基本結(jié)構(gòu)
2.5 CPLD/FPGA器件的編程
2.5.1 Altera公司的EPLD/CPLD器件及其配置與編程
2.5.2 Lattice公司的ISP-CPLD器件及其編程
2.5.3 Xilinx公司的CPLD/FPGA器件及其編程
2.5.4 CPLD/FPGA通用下載電路設(shè)計(jì)
2.6 邊界掃描測試技術(shù)
思考與練習(xí)題
第3章 EDA工具應(yīng)用設(shè)計(jì)實(shí)踐
3.1 QuartusⅡ簡介
3.2 QuartusⅡ的使用方法
3.2.1 原理圖輸入法
3.2.2 HDL輸入法
思考與練習(xí)題
第4章 數(shù)字系統(tǒng)與Verilog HDL描述
4.1 Verilog HDL的一般結(jié)構(gòu)
4.1.1 電子系統(tǒng)、電路和模塊
4.1.2 Verilog HDL模塊的結(jié)構(gòu)
4.1.3 Verilog HDL模塊的描述方式
4.2 數(shù)字電路的Verilog HDL模型與設(shè)計(jì)
4.2.1 交通燈監(jiān)視電路設(shè)計(jì)
4.2.2 四位二進(jìn)制數(shù)/842lBCD碼
4.2.3 函數(shù)發(fā)生器設(shè)計(jì)
4.2.4 四選一數(shù)據(jù)選擇器
4.2.5 三進(jìn)制計(jì)數(shù)器設(shè)計(jì)
4.2.6 移位寄存器設(shè)計(jì)
4.2.7 偽隨機(jī)序列信號(hào)發(fā)生器設(shè)計(jì)
思考與練習(xí)題
第5章 Verilog HDL語言基礎(chǔ)
5.1 為什么要用Verilog HDL
5.1.1 概述
5.1.2 Verilog HDL和VHDL比較
5.1.3 Verilog HDL語言的主要功能
5.1.4 傳統(tǒng)數(shù)字電路設(shè)計(jì)方法的回顧
5.2 Verilog HDL基礎(chǔ)語法
5.2.1 Verilog HDL的詞法
5.2.2 Verilog HDL的數(shù)據(jù)類型
5.2.3 Verilog HDL運(yùn)算符及表達(dá)式
5.2.4 系統(tǒng)任務(wù)與系統(tǒng)函數(shù)
5.2.5 VerilogHDL的仿真
5.3 Verilog HDL行為描述
5.3.1 行為描述的結(jié)構(gòu)
5.3.2 語句塊
5.3.3 控制語句
5.3.4 賦值語句
5.3.5 任務(wù)與函數(shù)結(jié)構(gòu)
5.3.6 時(shí)序控制
5.3.7 用戶定義的原語
思考與練習(xí)題
第6章 Verilog HDL設(shè)計(jì)進(jìn)階
6.1 Verilog HDL編程風(fēng)格
6.2 組合邏輯電路設(shè)計(jì)
6.2.1 基本的門電路
6.2.2 數(shù)據(jù)比較器
6.2.3 數(shù)據(jù)選擇器
6.2.4 編碼器和譯碼器設(shè)計(jì)
6.3 時(shí)序邏輯電路設(shè)計(jì)
6.3.1 觸發(fā)器設(shè)計(jì)
6.3.2 數(shù)據(jù)鎖存器設(shè)計(jì)
6.3.3 數(shù)據(jù)寄存器設(shè)計(jì)
6.3.4 移位寄存器設(shè)計(jì)
6.3.5 計(jì)數(shù)器設(shè)計(jì)
6.4 狀態(tài)機(jī)設(shè)計(jì)
6.4.1 狀態(tài)機(jī)的結(jié)構(gòu)
6.4.2 利用Verilog HDL設(shè)計(jì)狀態(tài)機(jī)
6.5 設(shè)計(jì)方法與技巧
6.5.1 邏輯綜合
6.5.2 綜合工具的性能
6.5.3 綜合的一般原則
6.5.4 HDL編碼指導(dǎo)
6.5.5 如何消除毛刺
6.5.6 阻塞賦值與非阻塞賦值的區(qū)別
6.5.7 代碼對(duì)綜合的影響
6,5.8 用always塊實(shí)現(xiàn)較復(fù)雜的組合邏輯電路
6.5.9 Verilog HDL中函數(shù)的使用
6.5.10 Verilog HDL中任務(wù)的使用
思考與練習(xí)題
第7章 綜合設(shè)計(jì)實(shí)例
7.1 籃球30秒可控計(jì)時(shí)器
7.2 汽車尾燈控制電路
7.3 交通控制燈邏輯電路
7.4 簡易電子鐘
7.5 環(huán)行計(jì)數(shù)器與扭環(huán)行計(jì)數(shù)器
7.6 洗衣機(jī)控制電路
7.7 八位可逆計(jì)數(shù)器和三角波發(fā)生器
7.8 簡易數(shù)字頻率計(jì)
思考與練習(xí)題
第8章 設(shè)計(jì)實(shí)驗(yàn)項(xiàng)目
8.1 可逆四位碼變換器
8.2 可逆計(jì)數(shù)器
8.3 步進(jìn)電機(jī)脈沖分配器電路
8.4 偽隨機(jī)信號(hào)產(chǎn)生器
8.5 舞臺(tái)彩燈控制電路
8.6 數(shù)字跑表電路
8.7 電子密碼鎖
8.8 數(shù)字式競賽搶答器
8.9 脈沖按鍵電話顯示器
8.10 出租車自動(dòng)計(jì)費(fèi)器設(shè)計(jì)
8.11 電話計(jì)費(fèi)器
8.12 多功能數(shù)字鐘設(shè)計(jì)
第9章 SoPC設(shè)計(jì)
9.1 SoPC概述
9.2 SoPC設(shè)計(jì)
9.2.1 FPGA的主要應(yīng)用
9.2.2 SoPC設(shè)計(jì)技術(shù)
9.2.3 SoPC應(yīng)用設(shè)計(jì)
9.3 SoPC設(shè)計(jì)實(shí)例
9.3.1 設(shè)計(jì)項(xiàng)目
9.3.2 設(shè)計(jì)任務(wù)
9.3.3 總體設(shè)計(jì)
9.3.4 概要設(shè)計(jì)
9.3.5 詳細(xì)設(shè)計(jì)
9.3.6 下載測試
9.3.7 設(shè)計(jì)實(shí)現(xiàn)
9.3.8 部分程序源代碼
附錄A Verilog HDL關(guān)鍵字
附錄B MY-FPGA-EP1G3開發(fā)板介紹
參考文獻(xiàn)