FPGA設(shè)計實戰(zhàn)

第1章 緒論 2
第2章 FPGA基礎(chǔ)知識 3
2.1 引言 3
2.2 FPGA的發(fā)展 3
2.3 可編程邏輯器件 3
2.4 現(xiàn)場可編程門陣列 6
2.5 FPGA設(shè)計技術(shù) 7
2.6 FPGA的設(shè)計約束 7
2.7 小結(jié) 8
第3章 VHDL基礎(chǔ) 9
3.1 引言 9
3.2 實體：模型接口 10
3.2.1 實體定義 10
3.2.2 端口 10
3.2.3 通用屬性語句 10
3.2.4 常數(shù) 11
3.2.5 實體舉例 11
3.3 構(gòu)造體：模型的行為 11
3.3.1 構(gòu)造體的基本定義 11
3.3.2 構(gòu)造體聲明 12
3.3.3 構(gòu)造體語句 12
3.4 進程：VHDL中的基本功能單元 12
3.5 基本的變量類型和操作符 13
3.5.1 常數(shù) 13
3.5.2 信號 13
3.5.3 變量 14
3.5.4 布爾操作符 14
3.5.5 算術(shù)操作符 14
3.5.6 比較操作符 15
3.5.7 移位函數(shù) 15
3.5.8 拼接 15
3.6 判斷與循環(huán) 15
3.6.1 if-then-else語句 15
3.6.2 case語句 16
3.6.3 for語句 17
3.6.4 While循環(huán) 17
3.6.5 exit語句 17
3.6.6 next語句 17
3.7 層次化設(shè)計 18
3.7.1 函數(shù) 18
3.7.2 包 18
3.7.3 元件 19
3.7.4 過程 20
3.8 調(diào)試模型 20
3.9 基本數(shù)據(jù)類型 20
3.9.1 基本類型 20
3.9.2 數(shù)據(jù)類型：bit 20
3.9.3 數(shù)據(jù)類型：boolean 21
3.9.4 數(shù)據(jù)類型：integer 21
3.9.5 數(shù)據(jù)類型：字符型 21
3.9.6 數(shù)據(jù)類型：實數(shù) 21
3.9.7 數(shù)據(jù)類型：時間 22
3.10 小結(jié) 22
第4章 設(shè)計自動化與FPGA測試 23
4.1 仿真 23
4.1.1 測試平臺 23
4.1.2 測試平臺的目標 23
4.1.3 簡單的測試平臺：實例化元件 23
4.1.4 增加測試激勵 24
4.2 庫 25
4.2.1 引言 25
4.2.2 庫的使用 26
4.2.3 標準邏輯庫 26
4.2.4 std_logic類型定義 27
4.3 綜合 28
4.3.1 綜合設(shè)計流程 28
4.3.2 綜合相關(guān)事項 28
4.3.3 RTL設(shè)計流程 29
4.4 物理設(shè)計流程 29
4.5 布局布線 30
4.6 時序分析 30
4.7 設(shè)計缺陷 30
4.8 FPGA設(shè)計中的VHDL問題 31
4.8.1 初始化 31
4.8.2 浮點數(shù)及其操作 31
4.9 小結(jié) 31
第二部分 應(yīng)用
第5章圖像與高速處理 34
5.1 引言 34
5.2 攝像頭接口 35
5.2.1 硬件接口 35
5.2.2 數(shù)據(jù)率 35
5.2.3 拜爾模式 35
5.2.4 存儲器需求 35
5.3 開始 37
5.4 確定接口 38
5.5 定義頂層設(shè)計 38
5.6 系統(tǒng)模塊定義與接口 38
5.6.1 系統(tǒng)分解 38
5.6.2 鼠標和鍵盤接口 39
5.6.3 存儲器接口 39
5.6.4 顯示接口：VGA 39
5.7 攝像頭連接接口 40
5.8 PC接口 40
5.9 小結(jié) 41
第6章 嵌入式處理器 42
6.1 引言 42
6.2 一個簡單的嵌入式處理器 42
6.2.1 嵌入式處理器架構(gòu) 42
6.2.2 基本指令 43
6.2.3 取指執(zhí)行周期 44
6.2.4 嵌入式處理器的寄存器分配 45
6.2.5 一個基本的指令集 45
6.2.6 結(jié)構(gòu)級還是行為級 46
6.2.7 機器碼指令集 47
6.2.8 微處理器的結(jié)構(gòu)單元 47
6.2.9 處理器函數(shù)包 48
6.2.10 程序計數(shù)器 49
6.2.11 指令寄存器 50
6.2.12 算術(shù)和邏輯單元 51
6.2.13 存儲器 52
6.2.14 微控制器 54
6.2.15 簡單微處理器總結(jié) 58
6.3 FPGA中的軟核處理器 58
6.4 小結(jié) 58
第三部分 設(shè)計工具箱
第7章 串行通信 60
7.1 引言 60
7.2 曼徹斯特編解碼 60
7.3 不歸零編解碼 63
7.4 不歸零反轉(zhuǎn)編解碼 63
7.5 RS-232 65
7.5.1 引言 65
7.5.2 RS-232波特率產(chǎn)生器 65
7.5.3 RS-232接收器 66
7.6 通用串行總線 69
7.7 小結(jié) 71
第8章 數(shù)字濾波器 72
8.1 引言 72
8.2 S域到Z域的變換 72
8.3 用VHDL實現(xiàn)Z域的函數(shù) 74
8.3.1 引言 74
8.3.2 增益模塊 74
8.3.3 和與差 75
8.3.4 除法模型 76
8.3.5 單位延遲模型 77
8.4 基本低通濾波器模型 78
8.5 FIR濾波器 81
8.6 IIR濾波器 82
8.7 小結(jié) 82
第9章 安全系統(tǒng) 83
9.1 塊加密簡介 83
9.2 費斯特爾格子的結(jié)構(gòu) 83
9.3 數(shù)據(jù)加密標準 85
9.3.1 引言 85
9.3.2 DES的VHDL實現(xiàn) 87
9.3.3 DES的驗證 91
9.4 高級加密標準 92
9.5 小結(jié) 109
第10章 存儲器 110
10.1 引言 110
10.2 用VHDL對存儲器進行建模 110
10.3 只讀存儲器 111
10.4 隨機存取存儲器 112
10.5 SRAM 114
10.6 Flash存儲器 115
10.7 小結(jié) 117
第11章PS/2鼠標接口 118
11.1 引言 118
11.2 PS/2鼠標基礎(chǔ) 118
11.3 PS/2鼠標命令 118
11.4 PS/2鼠標數(shù)據(jù)包 118
11.5 PS/2操作模式 119
11.6 PS/2滾輪鼠標 119
11.7 基本PS/2鼠標處理模塊VHDL代碼.119
11.8 修改后的PS/2鼠標處理模塊VHDL代碼 120
11.9 小結(jié) 121
第12章 PS/2鍵盤接口 122
12.1 引言 122
12.2 PS/2鍵盤基礎(chǔ) 122
12.3 PS/2鍵盤命令 122
12.4 PS/2鍵盤數(shù)據(jù)包 122
12.5 PS/2鍵盤操作模式 123
12.5.1 基本PS/2鍵盤處理模塊VHDL代碼 123
12.5.2 修改后的PS/2鍵盤處理模塊VHDL代碼 123
12.6 小結(jié) 125
第13章 一個簡單的VGA接口 126
13.1 引言 126
13.2 基本像素時序 126
13.3 圖像處理 126
13.4 VGA接口的VHDL實現(xiàn) 127
13.5 水平同步 128
13.6 垂直同步 129
13.7 水平和垂直消隱脈沖 130
13.8 計算正確的像素數(shù)據(jù) 131
13.9 小結(jié) 131
第四部分 優(yōu)化設(shè)計
第14章 綜合 134
14.1 引言 134
14.2 RTL綜合支持的VHDL 134
14.2.1 初始條件 134
14.2.2 并發(fā)邊沿 135
14.2.3 數(shù)字類型 135
14.2.4 wait語句 135
14.2.5 斷言 136
14.2.6 循環(huán) 136
14.3 一些引起綜合失敗的情況 136
14.4 綜合的內(nèi)容 136
14.4.1 總體設(shè)計結(jié)構(gòu) 136
14.4.2 控制器 137
14.4.3 數(shù)據(jù)路徑 138
14.5 小結(jié) 139
第15章 VHDL行為建模 140
15.1 引言 140
15.2 怎樣從RTL轉(zhuǎn)向行為級 140
15.3 小結(jié) 143
第16章 設(shè)計優(yōu)化 144
16.1 引言 144
16.2 邏輯優(yōu)化技術(shù) 144
16.3 改善性能 145
16.4 關(guān)鍵路徑分析 146
16.5 小結(jié) 147
第17章 VHDL-AMS 148
17.1 引言 148
17.2 VHDL-AMS簡介 148
17.3 模擬引腳：TERMINAL 149
17.4 混合域建模 150
17.5 模擬變量：quantity 150
17.6 VHDL-AMS中的聯(lián)立方程 151
17.7 一個VHDL-AMS的例子 151
17.7.1 直流電壓源 151
17.7.2 電阻 152
17.8 VHDL-AMS中的微分方程 152
17.9 用VHDL-AMS進行混合信號建模.154
17.10 一個基本的開關(guān)模型 156
17.11 基本VHDL-AMS比較器模型 157
17.12 多領(lǐng)域建模 159
17.13 小結(jié) 160
第18章 設(shè)計優(yōu)化舉例：DES 161
18.1 引言 161
18.2 數(shù)據(jù)加密標準 161
18.3 MOODS 161
18.4 初始設(shè)計 161
18.4.1 簡介 161
18.4.2 總體結(jié)構(gòu) 162
18.4.3 數(shù)據(jù)轉(zhuǎn)換 164
18.4.4 密鑰轉(zhuǎn)換 166
18.5 初始綜合 167
18.6 優(yōu)化數(shù)據(jù)路徑 168
18.7 最終綜合 170
18.8 結(jié)果 170
18.9 三重DES 171
18.9.1 引言 171
18.9.2 面積最?。旱鷮崿F(xiàn) 171
18.9.3 延遲最?。毫魉€方式 173
18.10 方案比較 174
18.11 小結(jié) 175
第五部分 基本技術(shù)
第19章 計數(shù)器 178
19.1 引言 178
19.2 基本二進制計數(shù)器 178
19.3 綜合簡單的二進制計數(shù)器 180
19.4 移位寄存器 183
19.5 約翰遜計數(shù)器 184
19.6 BCD計數(shù)器 185
19.7 小結(jié) 186
第20章 鎖存器、觸發(fā)器和寄存器 187
20.1 引言 187
20.2 鎖存器 187
20.3 觸發(fā)器 188
20.4 寄存器 191
20.5 小結(jié) 192
第21章 串并轉(zhuǎn)換與并串轉(zhuǎn)換 193
21.1 串并轉(zhuǎn)換 193
21.2 并串轉(zhuǎn)換 194
21.3 小結(jié) 195
第22章 ALU功能 196
22.1 引言 196
22.2 邏輯功能 196
22.3 1位加法器 198
22.4 n位結(jié)構(gòu)化加法器 200
22.5 n位可配置加法器 200
22.6 2的補碼 201
22.7 小結(jié) 203
第23章 譯碼器與多路復(fù)用器 204
23.1 譯碼器 204
23.2 多路復(fù)用器 206
23.3 小結(jié) 208
第24章 VHDL中的有限狀態(tài)機 209
24.1 引言 209
24.2 狀態(tài)轉(zhuǎn)移圖 209
24.3 用VHDL實現(xiàn)有限狀態(tài)機 210
24.4 小結(jié) 211
第25章 VHDL中的定點算法 212
25.1 引言 212
25.2 基本定點類型 213
25.3 定點函數(shù) 214
25.3.1 定點數(shù)向std_logic_vector的轉(zhuǎn)換 214
25.3.2 定點數(shù)向?qū)崝?shù)的轉(zhuǎn)換 215
25.4 測試定點數(shù)函數(shù) 216
25.5 小結(jié) 218
第26章 二進制乘法 219
26.1 引言 219
26.2 基本二進制乘法 219
26.3 VHDL無符號乘法器 220
26.4 乘法函數(shù)的綜合 222
26.5 “簡單的”乘法 223
26.6 小結(jié) 225
第27章 參考書目 226
27.1 引言 226
27.2 VHDL參考書 226
27.3 FPGA參考書 226
27.4 普通數(shù)字設(shè)計參考書 227
索引 228