計(jì)算機(jī)組成原理

第1章 計(jì)算機(jī)系統(tǒng)概述
1.1 計(jì)算機(jī)系統(tǒng)的基本組成及其層次結(jié)構(gòu)
1.2 計(jì)算機(jī)硬件系統(tǒng)的五個(gè)功能部件及其功能
1.3 計(jì)算機(jī)系統(tǒng)主要的技術(shù)與性能指標(biāo)
1.4 計(jì)算機(jī)的體系結(jié)構(gòu)、組成和實(shí)現(xiàn)概述
1.5 計(jì)算柳發(fā)展進(jìn)步、分類與拓展應(yīng)用的進(jìn)程
本章小結(jié)
習(xí)題與思考題
第2章 數(shù)字電路和邏輯設(shè)計(jì)基礎(chǔ)
2.1 數(shù)字電路基礎(chǔ)
2.1.1 半導(dǎo)體材料和二極管簡(jiǎn)介
2.1.2 三極管的結(jié)構(gòu)及其伏安特性
2.1.3 應(yīng)用舉例
2.2 布爾代數(shù)知識(shí)基礎(chǔ)和基本邏輯門
2.2.1 布爾代數(shù)基礎(chǔ)知識(shí)
2.2.2 基本的邏輯門電路
2.3 常用的組合邏輯、時(shí)痛陳邏輯器件及其應(yīng)用
2.3.1 組合邏輯電路
2.3.2 時(shí)序邏輯電路
2.3.3 應(yīng)用舉例
2.4 可編程器件及其編程概述
2.4.1 可編程器件概述
2.4.2 可編程器件的功能設(shè)計(jì)與VHDL語言簡(jiǎn)介
本章小結(jié)
習(xí)題與思考題
第3章 數(shù)據(jù)表示和數(shù)據(jù)運(yùn)算算法
3.1 數(shù)字化信息編碼的概念和二進(jìn)制編碼知識(shí)
3.1.1 數(shù)字化信息編碼的概念
3.1.2 二進(jìn)制編碼和碼制轉(zhuǎn)換
3.2 數(shù)據(jù)表示——常用的信息編碼
3.2.1 邏輯類型數(shù)據(jù)的表示
3.2.2 字符類型數(shù)據(jù)的表示
3.2.3 多媒體信息的概述及其計(jì)算機(jī)表示
3.2.4 數(shù)值類型數(shù)據(jù)的表示
3.3 二進(jìn)制數(shù)值數(shù)據(jù)的編碼方案與運(yùn)算算法
3.3.1 原碼、反碼、補(bǔ)碼的定義
3.3.2 補(bǔ)碼加、減運(yùn)算規(guī)則和電路實(shí)現(xiàn)
3.3.3 原碼一位乘法、除法的實(shí)現(xiàn)方案
3.4 檢錯(cuò)糾錯(cuò)碼
3.4.1 碼距
3.4.2 三種常見的校驗(yàn)碼
本章小結(jié)
習(xí)題與思考題
第4章 計(jì)算機(jī)的運(yùn)算器部件
4.1 算術(shù)邏輯運(yùn)算單元的線路實(shí)現(xiàn)
4.2 計(jì)算機(jī)的定點(diǎn)運(yùn)算器
4.2.1 定點(diǎn)運(yùn)算器的功能、組成與控制
4.2.2 示例計(jì)算機(jī)的運(yùn)算器部件的功能、組成與實(shí)現(xiàn)
4.2.3 MIPS計(jì)算機(jī)多周期CPU系統(tǒng)中的運(yùn)算器部件的功能與組成
4.3 浮點(diǎn)運(yùn)算與浮點(diǎn)運(yùn)算器
4.3.1 浮點(diǎn)數(shù)的運(yùn)算規(guī)則
4.3.2 浮點(diǎn)運(yùn)算器舉例
4.4 提高運(yùn)算器部件處理能力的可行途徑
4.4.1 計(jì)算機(jī)性能的提高和并行性發(fā)展概述
4.4.2 提高計(jì)算機(jī)運(yùn)算器處理能力的可行途徑
本章小結(jié)
習(xí)題與思考題
第5章 指令系統(tǒng)和匯編語言程序設(shè)計(jì)
5.1 指令格式和指令系統(tǒng)概述
5.1.1 操作碼的組織與編碼
5.1.2 有關(guān)操作數(shù)的個(gè)數(shù)、來源、去向和地址安排
5.1.3 指令的分類
5.2 基本尋址方式概述
5.3 指令系統(tǒng)舉例
5.3.1 MIPS計(jì)算機(jī)的指令系統(tǒng)
5.3.2 TH_FPGA示例計(jì)算機(jī)的指令系統(tǒng)
5.4 計(jì)算機(jī)的匯編語言程序設(shè)計(jì)
5.4.1 匯編語言程序設(shè)計(jì)中的有關(guān)概念
5.4.2 示例計(jì)算機(jī)的匯編語言程序設(shè)計(jì)舉例
本章小結(jié)
習(xí)題與思考題
第6章 計(jì)算機(jī)的控制器部件
6.1 控制器的功能、組成與指令執(zhí)行步驟概述
6.1.1 控制器部件的功能和組成概述
6.1.2 指令的執(zhí)行步驟概述
6.2 硬連線控制器部件
6.2.1 硬連線控制器的組成和運(yùn)行原理簡(jiǎn)介
6.2.2 TH_FPGA示例計(jì)算機(jī)系統(tǒng)的硬連線控制器部件
6.2.3 MIPS計(jì)算機(jī)的控制器部件
6.3 微程序的控制器部件
6.3.1 微程序控制器的基本組成和運(yùn)行原理簡(jiǎn)介
6.3.2 微程序設(shè)計(jì)中的下地址形成邏輯和微程序設(shè)計(jì)
6.4 指令流水線的概念和實(shí)現(xiàn)技術(shù)
6.4.1 流水線的基本概念和主要性能指標(biāo)
6.4.2 指令流水線中的相關(guān)問題及其解決思路
6.4.3 TH FPGA系統(tǒng)中的指令流水線方案
6.4.4 指令級(jí)并行技術(shù)
本章小結(jié)
習(xí)題與思考題
第7章 多級(jí)存儲(chǔ)器系統(tǒng)
7.1 存儲(chǔ)系統(tǒng)概述
7.1.1 存儲(chǔ)器分類
7.1.2 存儲(chǔ)器系統(tǒng)設(shè)計(jì)目標(biāo)和存儲(chǔ)體系的實(shí)現(xiàn)
7.2 存儲(chǔ)器芯片
7.2.1 基本存儲(chǔ)位
7.2.2 存儲(chǔ)器芯片的組成
7.2.3 只讀存儲(chǔ)器
7.3 主存儲(chǔ)器
7.3.1 主存儲(chǔ)器概述
7.3.2 示例計(jì)算機(jī)的主存儲(chǔ)器組成和設(shè)計(jì)
7.4 高速緩沖存儲(chǔ)器
7.4.1 cache的基本結(jié)構(gòu)和運(yùn)行原理
7.4.2 主存與cache的地址映射
7.4.3 cache的命中率、寫入與替換策略
7.5 外部存儲(chǔ)器設(shè)備
7.5.1 外部存儲(chǔ)設(shè)備概述
7.5.2 磁記錄原理與記錄方式
7.5.3 硬磁盤設(shè)備
7.5.4 光盤設(shè)備
7.5.5 U盤簡(jiǎn)介
7.6 虛擬存儲(chǔ)器
7.6.1 虛擬存儲(chǔ)器概述
7.6.2 段式虛擬存儲(chǔ)器
7.6.3 頁式虛擬存儲(chǔ)器
7.6.4 段頁式虛擬存儲(chǔ)器
本章小結(jié)
習(xí)題與思考題
第8章 總線與輸入/輸出系統(tǒng)
8.1 總線
8.1.1 總線概述
8.1.2 總線結(jié)構(gòu)
8.1.3 總線控制
8.1.4 總線舉例
8.2 輸入/輸出系統(tǒng)
8.2.1 輸入/輸出系統(tǒng)概述
8.2.2 輸入/輸出設(shè)備
8.2.3 輸入/輸出接口
8.2.4 輸入/輸出控制方式
本章小結(jié)
習(xí)題與思考題
第9章 并行計(jì)算機(jī)體系結(jié)構(gòu)
9.1 基礎(chǔ)知識(shí)與基本概念
9.1.1 計(jì)算機(jī)體系結(jié)構(gòu)的分類
9.1.2 并行計(jì)算機(jī)系統(tǒng)的性能問題
9.1.3 并行計(jì)算機(jī)系統(tǒng)的軟件技術(shù)
9.2 SIMD計(jì)算機(jī)簡(jiǎn)介
9.3 基于共享內(nèi)存的多處理機(jī)系統(tǒng)
9.3.1 一致性內(nèi)存訪問的IMA多處理機(jī)系統(tǒng)
9.3.2 非一致性內(nèi)存訪問的NUMA多處理機(jī)系統(tǒng)
9.3.3 僅高速緩存訪問的COMA多處理機(jī)系統(tǒng)
9.4 基于消息傳遞的多計(jì)算機(jī)系統(tǒng)
9.4.1 大規(guī)模并行處理機(jī)
9.4.2 工作站集群
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習(xí)題與思考題
參考文獻(xiàn)