FPGA/CPLD應(yīng)用設(shè)計(jì)200例（下冊）

定　價(jià)：￥72.00

作　者：	張洪潤，張亞凡主編
出版社：	北京航空航天大學(xué)出版社
叢編項(xiàng)：	實(shí)用工程技術(shù)叢書
標(biāo)　簽：	維修

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ISBN：	9787811243161	出版時(shí)間：	2009-01-01	包裝：	平裝
開本：	16開	頁數(shù)：	661	字?jǐn)?shù)：

內(nèi)容簡介

　　本書是《實(shí)用工程技術(shù)叢書》之一，是應(yīng)廣大科學(xué)研究人員、工程技術(shù)人員的迫切需求，參照國內(nèi)外1000余項(xiàng)FPGA/CPLD應(yīng)用設(shè)計(jì)成果，從實(shí)用角度出發(fā)編寫的。其特點(diǎn)是所編內(nèi)容新穎、齊全，分類規(guī)范，使用方便、快捷，是一本具有實(shí)用性、啟發(fā)性、信息性的綜合工具書。全書分上、下兩冊。上冊主要介紹FPGA/CPLD可編程控制器在網(wǎng)絡(luò)通信、儀器儀表、工業(yè)控制、遙感遙測、汽車工業(yè)、航天軍工及家用電器等領(lǐng)域的典型應(yīng)用設(shè)計(jì)實(shí)例；下冊主要介紹產(chǎn)品設(shè)計(jì)開發(fā)技巧、方法與秘訣，常用設(shè)計(jì)、開發(fā)工具及軟件特性，常用芯片的結(jié)構(gòu)特點(diǎn)等內(nèi)容。全書共計(jì)典型應(yīng)用設(shè)計(jì)實(shí)例287個(gè)。本書適用于科學(xué)研究人員、工程技術(shù)人員、維護(hù)修理人員及大專院校師生。

作者簡介

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圖書目錄

第2篇 FPGA／CPLD產(chǎn)品設(shè)計(jì)、開發(fā)技巧與秘訣
2.1 如何根據(jù)項(xiàng)目選擇器件
2.2 可編程器件的選擇原則
2.3 確定初步方案的方法與技巧
2.4 基于可編程邏輯器件的數(shù)字系統(tǒng)的設(shè)計(jì)流程
2.5 掌握常用FPGA/CPLD
2.6 EDA技術(shù)的基本設(shè)計(jì)方法
2.7 數(shù)字系統(tǒng)設(shè)計(jì)中的低功耗設(shè)計(jì)方法
2.8 動態(tài)可編程重構(gòu)技術(shù)
2.9 多級邏輯的設(shè)計(jì)技巧
2.10 Verilog HDL設(shè)計(jì)方法與技巧
2.11 FPGA設(shè)計(jì)的穩(wěn)定性探討
2.12 同步電路設(shè)計(jì)技巧
2.13 圖形設(shè)計(jì)法的實(shí)用技術(shù)
2.14 狀態(tài)機(jī)設(shè)計(jì)技巧
2.15 存儲器的VHDL實(shí)現(xiàn)方法與技巧
2.16 存儲器設(shè)計(jì)典型實(shí)例
2.17 只讀存儲器
2.18 比較器
2.19 多路選擇器
2.20 三態(tài)總線
2.21 m序列的產(chǎn)生和性質(zhì)
2.22 對具體某一信號的連續(xù)存儲
2.23 典型的時(shí)序邏輯電路分析與描述
2.24 用Verilog HDL的時(shí)序邏輯電路設(shè)計(jì)
2.25 時(shí)序邏輯電路的設(shè)計(jì)方法與技巧
2.26 FPGA／CPLD的設(shè)計(jì)和優(yōu)化
2.27 CPLD典型器件ispPAC20的擴(kuò)展應(yīng)用技巧
2.28 CPLD典型器件ispPAC的基本應(yīng)用技巧
2.29 Verilog HDL設(shè)計(jì)組合邏輯電路技巧
2.30 VHDL設(shè)計(jì)組合邏輯電路技巧
2.31 LED七段譯碼器的分析與設(shè)計(jì)
2.32 電路的仿真技巧
2.33 宏器件及其調(diào)用
2.34 ispPAC的增益調(diào)整方法
2.35 數(shù)字系統(tǒng)的描述方法
2.36 FPGA系統(tǒng)設(shè)計(jì)與調(diào)試技巧
2.37 典型的下載／配置方式
2.38 Xilinx器件的下載
2.39 ByteBlaster并口下載電纜
2.40 單個(gè)FLEX系列器件的PS配置（下載電纜連接與下載操作）
2.41 多個(gè)FLEX器件的PS配置（下載電路連接與下載操作）
2.42 單個(gè)MAX器件的JTAG方式編程（POF文件連接與編程）
2.43 單個(gè)FLEX器件的JTAG方式配置（SOF文件連接與編程）
2.44 多個(gè)MAX／FLEX器件的JTAG方式編程／配置（連接與編程）
2.45 主動串行與被動串行配置模式
2.46 門禁系統(tǒng)設(shè)計(jì)技巧
2.47 兩種實(shí)際應(yīng)用的計(jì)數(shù)器電路設(shè)計(jì)
2.48 常用觸發(fā)器及其應(yīng)用設(shè)計(jì)技巧
2.49 加法器設(shè)計(jì)
2.50 ispPAC的接口電路設(shè)計(jì)
2.51 編程接口和編程——ISP方式和JTAG方式
2.52 利用Verilog HDL設(shè)計(jì)狀態(tài)機(jī)的技巧
2.53 系統(tǒng)級層次式設(shè)計(jì)
2.54 邊界掃描測試技術(shù)
2.55 在系統(tǒng)下載電纜與評估板
2.56 用CPLD和單片機(jī)設(shè)計(jì)電子系統(tǒng)
2.57 怎樣優(yōu)化程序
2.58 怎樣才能避免潛在的危險(xiǎn)
2.59 毛刺的產(chǎn)生及其消除技巧
2.60 計(jì)數(shù)器設(shè)計(jì)與FPGA資源
2.61 組合邏輯電路的競爭冒險(xiǎn)及其消除技巧
2.62 選擇器設(shè)計(jì)和FPGA資源
2.63 基于FPGA／CPLD應(yīng)用設(shè)計(jì)的23點(diǎn)經(jīng)驗(yàn)總結(jié)
第3篇 FPGA／CPLD常用工具及軟件特性
3.1 常用的FPGA開發(fā)工具
3.2 常用EDA設(shè)計(jì)工具
3.3 FPGA／CPLD數(shù)字邏輯實(shí)驗(yàn)平臺
3.4 軟件資源
3.5 典型常用的Verilog HDL語言（應(yīng)用設(shè)計(jì)舉例）
3.6 Verilog HDL的一般結(jié)構(gòu)
3.7 19種常用電路的Verilog HDL描述
3.8 典型常用的VHDL語言（應(yīng)用設(shè)計(jì)舉例）
3.9 10種常用電路的VHDL描述
第4篇 FPGA／CPLD常用芯片結(jié)構(gòu)及特點(diǎn)
4.1 FPGA和CPLD的結(jié)構(gòu)性能對照
4.2 FPGA／CPLD的基本結(jié)構(gòu)和原理
4.3 Xilinx系列CPLD
4.4 Altera系列CPLD
4.5 現(xiàn)場可編程系統(tǒng)芯片F(xiàn)PSC
4.6 無限可重構(gòu)可編程門陣列ispXPGA
4.7 ispXPLD器件
4.8 在系統(tǒng)可編程通用數(shù)字開關(guān)ispGDS和互連器件ispGDX／V
4.9 在系統(tǒng)可編程模擬器件的原理
4.10 各種在系統(tǒng)可編程模擬器件的結(jié)構(gòu)
4.11 ispLSI系列器件的性能參數(shù)
4.12 ispLSI系列器件的主要技術(shù)特性
4.13 ispLSI系列器件的編程方法
4.14 成熟器件與新型器件
4.15 FPGA/CPLD器件的編程
附錄1 現(xiàn)場可編程邏輯器件主流產(chǎn)品一覽
附錄2 各種器件的下載電路（在系統(tǒng)可編程ispJTAGTM芯片設(shè)計(jì)指導(dǎo)）
附錄3 Lattice系統(tǒng)宏（器件庫）
附錄4 國內(nèi)外常用二進(jìn)制邏輯元件圖形符號對照表
附錄5 世界著名的FPGA廠商及商標(biāo)符號
附錄6 實(shí)驗(yàn)開發(fā)板電路原理圖
附錄7 常用FPGA的端口資源
附錄8 兩種CPLD實(shí)驗(yàn)儀器面板圖及電路圖
附錄9 CPLD主要器件引腳圖
附錄10 縮略語詞匯表
參考文獻(xiàn)