數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL（第3版）

定　價(jià)：￥39.80

作　者：	王金明編著
出版社：	電子工業(yè)出版社
叢編項(xiàng)：	EAD工具應(yīng)用叢書(shū)
標(biāo)　簽：	行業(yè)軟件及應(yīng)用

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ISBN：	9787121079900	出版時(shí)間：	2009-01-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	333	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書(shū)系統(tǒng)介紹了數(shù)字系統(tǒng)設(shè)計(jì)相關(guān)的知識(shí)，主要內(nèi)容包括：EDA技術(shù)、FPGA／CPLD器件、Vefilog硬件描述語(yǔ)言等。本書(shū)以Quartus II、Synplify Pro／Synplify軟件為平臺(tái)，以Verilog-1995和Verilog-2001為語(yǔ)言標(biāo)準(zhǔn)，以可綜合的設(shè)計(jì)為重點(diǎn)，以大量經(jīng)過(guò)驗(yàn)證的數(shù)字設(shè)計(jì)實(shí)例為依據(jù)，系統(tǒng)闡述了數(shù)字系統(tǒng)設(shè)計(jì)的方法與技術(shù)，對(duì)設(shè)計(jì)優(yōu)化做了探討。本書(shū)的特點(diǎn)是：著眼于實(shí)用，緊密聯(lián)系教學(xué)實(shí)際，實(shí)例豐富。全書(shū)深入淺出，概念清晰，語(yǔ)言流暢。可作為電子、通信、信息、測(cè)控、電路與系統(tǒng)等專(zhuān)業(yè)高年級(jí)本科生和研究生的教學(xué)用書(shū)，也可供從事電路設(shè)計(jì)和系統(tǒng)開(kāi)發(fā)的工程技術(shù)人員閱讀參考。

作者簡(jiǎn)介

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圖書(shū)目錄

第1章 EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)
1.1 EDA技術(shù)及其發(fā)展
1.2 數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)
1.2.1 Top—down設(shè)計(jì)
1.2.2 Bottom—up設(shè)計(jì)
1.2.3 IP復(fù)用技術(shù)與SoC
1.3 數(shù)字系統(tǒng)設(shè)計(jì)的流程
1.3.1 輸入
1..2 綜合
1.3.3 適配
1.3.4 仿真
1.3.5 編程
1.4 常用的EDA軟件工具
1.5 EDA技術(shù)的發(fā)展趨勢(shì)
習(xí)題
第2章 FPGA／CPLD器件
2.1 PLD的分類(lèi)
2.1.1 按集成度分類(lèi)
2.1.2 按編程特點(diǎn)分類(lèi)
2.1.3 按結(jié)構(gòu)特點(diǎn)分類(lèi)
2.2 PLD的基本原理與結(jié)構(gòu)
2.2.1 PLD器件的基本結(jié)構(gòu)
2.2.2 PLD電路的表示方法
2.3 低密度PLD的原理與結(jié)構(gòu)
2.4 CPLD的原理與結(jié)構(gòu)
2.4.1 宏單元結(jié)構(gòu)
2.4.2 典型CPLD的結(jié)構(gòu)
2.5 FPGA的原理與結(jié)構(gòu)
2.5.1 查找表結(jié)構(gòu)
2.5.2 典型FPGA的結(jié)構(gòu)
2.5.3 FPGA結(jié)構(gòu)的發(fā)展
2.6 FPGA／CPLD的編程元件
2.6.1 熔絲型開(kāi)關(guān)
2.6.2 反熔絲
2.6.3 浮柵編程元件
2.6.4 SRAM編程元件
2.7 邊界掃描測(cè)試技術(shù)
2.8 FPGA/CPLD的編程與配置
2.8.1在系統(tǒng)編程
2.8.2 CPLD器件的編程
2.8.3 FPGA器件的配置
2.9 FPGA／CPLD器件概述
2.10 PLD的發(fā)展趨勢(shì)
習(xí)題
第3章 Quartus|1集成開(kāi)發(fā)工具
3.1 Quartus Il原理圖設(shè)計(jì)
3.1.1 半加器原理圖輸入
3.1.2 半加器設(shè)計(jì)與仿真
3.1.3 全加器設(shè)計(jì)與仿真
3.2 Quartus Il的優(yōu)化設(shè)置
3.2.1 Settings設(shè)置
3.2.2 分析與綜合設(shè)置
3.2.3 優(yōu)化布局布線(xiàn)
3.3.4 設(shè)計(jì)可靠性檢查
3.3 Quartus II的時(shí)序分析
3.3.1 時(shí)序設(shè)置與分析
3.3.2 時(shí)序逼近
習(xí)題
第4章基于宏功能模塊的設(shè)計(jì)
4.1 乘法器模塊
4.2 除法器模塊
4.3 計(jì)數(shù)器模塊
4.4 常數(shù)模塊
4.5 鎖相環(huán)模塊
4.6 存儲(chǔ)器模塊
4.7 其他模塊
習(xí)題
第5章 Verilog HDL設(shè)計(jì)初步
5.1 Verilog HDL簡(jiǎn)介
5.2 Verilog HDL設(shè)計(jì)舉例
5.3 Verilog HDL模塊的結(jié)構(gòu)
5.4 Synplify pro／Synplify綜合器
第6章 Verilog HDL語(yǔ)法與要素
第7章 Verilog HDL行為語(yǔ)句
第8章數(shù)字設(shè)計(jì)的層次與風(fēng)格
第9章 Verilog HDL設(shè)計(jì)進(jìn)階
第10章數(shù)字電路的仿真
第11章數(shù)字設(shè)計(jì)實(shí)例
附錄