計(jì)算機(jī)組成原理

第四版 前言
第一章 計(jì)算機(jī)系統(tǒng)概論
1.1 計(jì)算機(jī)的分類
1.2 計(jì)算機(jī)的發(fā)展簡史
1.2.1 計(jì)算機(jī)的五代變化
1.2.2 半導(dǎo)體存儲(chǔ)器的發(fā)展
1.2.3 微處理器的發(fā)展
1.2.4 計(jì)算機(jī)體系結(jié)構(gòu)的變化
1.3 計(jì)算機(jī)的硬件
1.3.1 硬件組成要素
1.3.2 運(yùn)算器
1.3.3 存儲(chǔ)器
1.3.4 控制器
1.3.5 適配器與輸入輸出設(shè)備
1.4 計(jì)算機(jī)的軟件
1.4.1 軟件的組成與分類
1.4.2 軟件的發(fā)展演變
1.5 計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)
1.5.1 多級(jí)組成的計(jì)算機(jī)系統(tǒng)一
1.5.2 軟件與硬件的邏輯等價(jià)性
本章小結(jié)
習(xí)題
第二章 運(yùn)算方法和運(yùn)算器
2.1 數(shù)據(jù)與文字的表示方法
2.1.1 數(shù)據(jù)格式
2.1.2 散的機(jī)器碼表示
2.1.3 字符與字符串的表示方法
2.1.4 漢字的表示方法
2.1.5 校驗(yàn)碼
2.2 定點(diǎn)加法、減法運(yùn)算
2.2.1 補(bǔ)碼加法
2.2.2 補(bǔ)碼減法
2.2.3 溢出概念與檢測(cè)方法
2.2.4 基本的二進(jìn)制加法／減法器
2.3 定點(diǎn)乘法運(yùn)算
2.3，1 原碼并行乘法
2.3.2 直接補(bǔ)碼并行乘法
2.4 定點(diǎn)除法運(yùn)算
2.4.1 原碼除法算法原理
2.4.2 并行除法器
2.5 定點(diǎn)運(yùn)算器的組成
2.5.1 邏輯運(yùn)算
2.5.2 多功能算術(shù)／邏輯運(yùn)算單元(ALU)
2.5.3 內(nèi)部總線
2.5.4 定點(diǎn)運(yùn)算器的基本結(jié)構(gòu)
2.6 浮點(diǎn)運(yùn)算方法和浮點(diǎn)運(yùn)算器
2.6.1 浮點(diǎn)加法、減法運(yùn)算
2.6.2 浮點(diǎn)乘法、除法運(yùn)算
2.6.3 浮點(diǎn)運(yùn)算流水線
2.6.4 浮點(diǎn)運(yùn)算器實(shí)例
本章小結(jié)
習(xí)題
第三章 內(nèi)部存儲(chǔ)器
3.1 存儲(chǔ)器概述
3.1.1 存儲(chǔ)器的分類
3.1.2 存儲(chǔ)器的分級(jí)
3.1.3 主存儲(chǔ)器的技術(shù)指標(biāo)
3.2 SRAM存儲(chǔ)器
3.2.1 基本的靜態(tài)存儲(chǔ)元陣列
3.2.2 基本的SRAM邏輯結(jié)構(gòu)
3.2.3 讀／寫周期波形圖
3.3 DRAM存儲(chǔ)器
3.3.1 DRAM存儲(chǔ)位元的記憶原理
3.3.2 DRAM芯片的邏輯結(jié)構(gòu)
3.3.3 讀／寫周期、刷新周期
3.3.4 存儲(chǔ)器容量的擴(kuò)充
3.3.5 高級(jí)的DRAM結(jié)構(gòu)
3.3.6 DRAM主存讀／寫的正確性校驗(yàn)
3.4 只讀存儲(chǔ)器和閃速存儲(chǔ)器
3.4.1 只讀存儲(chǔ)器ROM
3.4.2 FLASH存儲(chǔ)器
3.5 并行存儲(chǔ)器
3.5.1 雙端口存儲(chǔ)器
3.5.2 多模塊交叉存儲(chǔ)器
3.6 cache存儲(chǔ)器
3.6.1 cache基本原理
3.6.2 主存與cache的地址映射
3.6，3 替換策略
3.6.4 cache的寫操作策略
3.6.5 Pentium 4的cache組織
本章小結(jié)
習(xí)題
第四章 指令系統(tǒng)
4.1 指令系統(tǒng)的發(fā)展與性能要求
4.1.1 指令系統(tǒng)的發(fā)展
4.1.2 對(duì)指令系統(tǒng)性能的要求
4.1.3 低級(jí)語言與硬件結(jié)構(gòu)的關(guān)系
4.2 指令格式
4.2.1 操作碼
4.2.2 地址碼
4.2.3 指令字長度
4.2.4 指令助記符
4.2.5 指令格式舉例
4.3 操作數(shù)類型
4.3.1 一般的數(shù)據(jù)類型
4.3.2 Pentium數(shù)據(jù)類型
4.3.3 Power PC數(shù)據(jù)類型
4.4 指令和數(shù)據(jù)的尋址方式
4.4.1 指令的尋址方式
4.4.2 操作數(shù)基本尋址方式
4.4.3 尋址方式舉例
4.5 典型指令
4.5.1 指令的分類
4.5.2 基本指令系統(tǒng)的操作
4.5.3 精簡指令系統(tǒng)
本章小結(jié)
習(xí)題
第五章 中央處理機(jī)
5.1 CPU的功能和組成
5.1.1 CPU的功能
5.1.2 CPU的基本組成
5.1.3 CPU中的主要寄存器
5.1.4 操作控制器與時(shí)序產(chǎn)生器
5.2 指令周期
5.2.1 指令周期的基本概念
5.2.2 MOV指令的指令周期
5.2.3 LAD指令的指令周期
5.2.4 ADD指令的指令周期
5.2.5 STO指令的指令周期
5.2.6 JMP指令的指令周期
5.2.7 用方框圖語言表示指令周期
5.3 時(shí)序產(chǎn)生器和控制方式
5.3.1 時(shí)序信號(hào)的作用和體制
5.3.2 時(shí)序信號(hào)產(chǎn)生器
5.3.3 控制方式
5.4 微程序控制器-
5.4.1 徽程序控制原理
5.4.2 微程序設(shè)計(jì)技術(shù)
5.5 硬連線控制器
5.6 傳統(tǒng)CPU
5.6.1 Intel 8088 CPU
5.6.2 IBM 370系列CPU
5.7 流水CPU
5.7.1 并行處理技術(shù)
5.7.2 流水CPU的結(jié)構(gòu)
5.7.3 流水線中的主要問題
5.7.4 奔騰CPU
5.8 RlSC CPU
5.8.1 RISC機(jī)器的特點(diǎn)
5.8.2 RISC CPU實(shí)例
5.9 多媒體CPU
5.9.1 多媒體技術(shù)的主要問題
5.9.2 MMX技術(shù)
5.9.3 動(dòng)態(tài)執(zhí)行技術(shù)
本章小結(jié)
習(xí)題
第六章 總線系統(tǒng)
第七章 外圍設(shè)備
第八章 輸入輸出系統(tǒng)
第九章 操作系統(tǒng)支持
第十章 安騰高性能處理機(jī)體系結(jié)構(gòu)
第十一章 教學(xué)實(shí)驗(yàn)設(shè)計(jì)
第十二章 課程綜合設(shè)計(jì)
附錄A 《計(jì)算機(jī)組成原理》（第四版?立體化教材）配套教材與教學(xué)設(shè)備
附錄B “計(jì)算機(jī)組成原理”國家級(jí)精品課程建設(shè)經(jīng)驗(yàn)
參考文獻(xiàn)