EDA技術(shù)與CPLD/FPGA開發(fā)應(yīng)用簡明教程

第1章 緒論
　1.1 EDA技術(shù)的含義
　1.2 EDA技術(shù)發(fā)展歷程
　　1.2.1 20世紀(jì)70年代的計(jì)算機(jī)輔助設(shè)計(jì)CAD階段
　　1.2.2 20世紀(jì)80年代的計(jì)算機(jī)輔助工程設(shè)計(jì)CAE階段
　　1.2.3 20世紀(jì)90年代電子系統(tǒng)設(shè)計(jì)自動(dòng)化EDA階段
　1.3 EDA技術(shù)的主要內(nèi)容
　　1.3.1 大規(guī)?？删幊踢壿嬈骷?br />　　1.3.2 硬件描述語言（HDL）
　　1.3.3 軟件開發(fā)工具
　　1.3.4 實(shí)驗(yàn)開發(fā)系統(tǒng)
　　1.3.5 關(guān)于EDA技術(shù)的學(xué)習(xí)重點(diǎn)及學(xué)習(xí)方法
　1.4 EDA軟件系統(tǒng)的構(gòu)成
　1.5 EDA工程設(shè)計(jì)流程
　　1.5.1 設(shè)計(jì)輸入
　　1.5.2 邏輯綜合和優(yōu)化
　　1.5.3 目標(biāo)器件的布線/適配
　　1.5.4 設(shè)計(jì)過程中的有關(guān)仿真
　　1.5.5 目標(biāo)器件的編程/下載
　　1.5.6 硬件仿真/硬件測試
　1.6 數(shù)字系統(tǒng)的設(shè)計(jì)方法簡介
　1.7 數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則
　1.8 EDA技術(shù)的應(yīng)用展望
　1.9 本章小結(jié)
　1.10 思考和練習(xí)
第2章 大規(guī)?？删幊踢壿嬈骷?br />　2.1 可編程邏輯器件概述
　　2.1.1 PLD的發(fā)展進(jìn)程
　　2.1.2 PLD介紹
　　2.1.3 可編程邏輯器件的結(jié)構(gòu)和分類
　　2.1.4 CPLD/FPGA相對于MCU的優(yōu)勢
　2.2 CPLD的結(jié)構(gòu)與工作原理
　　2.2.1 CPLD的基本結(jié)構(gòu)
　　2.2.2 Altera公司的器件產(chǎn)品
　2.3 現(xiàn)場可編程門陣列FPGA
　　2.3.1 Xilinx Virtex系列器件性能特點(diǎn)
　　2.3.2 FPGA器件的結(jié)構(gòu)描述
　　2.3.3 Xilinx公司的XC4000系列FPGA簡介
　　2.3.4 XC5000系列的LCA結(jié)構(gòu)
　　2.3.5 Xilinx公司XC6200、XC8100系列FPGA簡介
　2.4 FPGA的配置模式
　　2.4.1 主動(dòng)串行配置模式
　　2.4.2 主動(dòng)并行配置模式
　　2.4.3 外設(shè)配置模式
　　2.4.4 從動(dòng)串行配置模式
　　2.4.5 菊花鏈配置模式
　　2.4.6 FPGA的配置流程
　　2.4.7 FPGA標(biāo)識(shí)說明
　2.5 FPGA和CPLD的開發(fā)應(yīng)用選擇
　2.6 本章小結(jié)
　2.7 思考和練習(xí)
第3章 硬件描述語言VHDL的語法結(jié)構(gòu)及編程
　3.1 概述
　　3.1.1 什么是VHDL及VHDL語言的發(fā)展歷史
　　3.1.2 VHDL的作用
　　3.1.3 VHDL語言特點(diǎn)
　　3.1.4 VHDL與其他硬件描述語言的比較
　　3.1.5 VHDL的優(yōu)點(diǎn)
　　3.1.6 VHDL程序設(shè)計(jì)約定
　3.2 VHDL程序基本結(jié)構(gòu)
　　3.2.1 VHDL設(shè)計(jì)簡述
　　3.2.2 結(jié)構(gòu)體（ARCHITECTURE）
　　3.2.3 配置（CONFIGURATION）
　　3.2.4 庫、程序包
　3.3 VHDL語言要素
　　3.3.1 VHDL文字規(guī)則
　　3.3.2 VHDL數(shù)據(jù)對象
　　3.3.3 VHDL數(shù)據(jù)類型
　　3.3.4 VHDL操作符
　3.4 VHDL順序語句
　　3.4.1 對象與賦值語句
　　3.4.2 轉(zhuǎn)向控制語句
　　3.4.3 WAIT語句
　　3.4.4 子程序調(diào)用語句
　　3.4.5 返回語句（RETURN）
　　3.4.6 空操作語句（NULL）
　　3.4.7 其他語句和說明
　3.5 VHDL并行語句
　　3.5.1 進(jìn)程語句
　　3.5.2 塊語句
　　3.5.3 并行信號(hào)賦值語句
　　3.5.4 并行過程調(diào)用語句
　　3.5.5 VHDL的層次化設(shè)計(jì)與元件聲明（COMPONENT）
　　3.5.6 元件例化語句
　　3.5.7 生成語句
　3.6 子程序（SUBPROGRAM）
　　3.6.1 子程序聲明
　　3.6.2 子程序主體
　　3.6.3 重載函數(shù)
　3.7 VHDL描述風(fēng)格
　　3.7.1 行為描述
　　3.7.2 數(shù)據(jù)流描述
　　3.7.3 結(jié)構(gòu)化描述
　3.8 本章小結(jié)
　3.9 思考和練習(xí)
第4章 常用EDA工具軟件操作指南
　4.1 MAX+PLUS-Ⅱ軟件的安裝
　　4.1.1 概述
　　4.1.2 常用的設(shè)計(jì)輸入方法
　　4.1.3 MAX+PLUS-Ⅱ的特點(diǎn)
　　4.1.4 MAX+PLUS-Ⅱ安裝
　　4.1.5 MAX+PLUS-Ⅱ軟件組成
　　4.1.6 MAX+PLUS-Ⅱ的編輯規(guī)則
　4.2 MAX+PLUS-Ⅱ操作指南
　　4.2.1 Ⅱ原理圖編輯工具
　　4.2.2 MAX+PLUS-Ⅱ原理圖編輯流程
　　4.2.3 其他設(shè)計(jì)輸入方法
　　4.2.4 設(shè)計(jì)項(xiàng)目的處理
　　4.2.5 設(shè)計(jì)項(xiàng)目的校驗(yàn)
　　4.2.6 器件編程
　4.3 MAX+PLUS-Ⅱ操作實(shí)例
　　4.3.1 源文件的編輯
　　4.3.2 系統(tǒng)的編譯、綜合和適配
　　4.3.3 系統(tǒng)的有關(guān)仿真
　　4.3.4 系統(tǒng)的編程下載
　4.4 利用LPM兆功能塊的電路設(shè)計(jì)
　　4.4.1 常用LPM兆功能塊
　　4.4.2 基于LPM_COUNTER的數(shù)據(jù)分頻器設(shè)計(jì)
　4.5 本章小結(jié)
　4.6 思考和練習(xí)
第5章 基本邏輯電路設(shè)計(jì)
　5.1 組合邏輯電路設(shè)計(jì)
　　5.1.1 基本門電路
　　5.1.2 三態(tài)門及總線緩沖器
　　5.1.3 單向總線驅(qū)動(dòng)器
　　5.1.4 雙向總線緩沖器
　5.2 時(shí)序邏輯電路設(shè)計(jì)
　　5.2.1 時(shí)序電路特殊信號(hào)描述
　　5.2.2 常用時(shí)序電路設(shè)計(jì)
　　5.2.3 寄存器和移位寄存器
　　5.2.4 計(jì)數(shù)器
　　5.2.5 序列信號(hào)發(fā)生器、檢測器
　5.3 存儲(chǔ)器設(shè)計(jì)
　　5.3.1 只讀存儲(chǔ)器ROM
　　5.3.2 靜態(tài)數(shù)據(jù)存儲(chǔ)器SRAM
　　5.3.3 先進(jìn)先出堆棧FIFO
　5.4 狀態(tài)機(jī)的VHDL設(shè)計(jì)
　　5.4.1 狀態(tài)機(jī)概述
　　5.4.2 狀態(tài)機(jī)的特點(diǎn)
　　5.4.3 狀態(tài)機(jī)的基本結(jié)構(gòu)和功能
　　5.4.4 一般狀態(tài)機(jī)的VHDL描述
　　5.4.5 摩爾狀態(tài)機(jī)的設(shè)計(jì)
　　5.4.6 米勒狀態(tài)機(jī)的VHDL設(shè)計(jì)
　　5.4.7 ONE-HOT狀態(tài)機(jī)
　5.5 本章小結(jié)
　5.6 思考和練習(xí)
第6章 CPLD/FPGA在數(shù)字系統(tǒng)中的應(yīng)用
　6.1 正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器的設(shè)計(jì)
　　6.1.1 設(shè)計(jì)思路
　　6.1.2 VHDL源程序
　　6.1.3 仿真結(jié)果
　6.2 智能函數(shù)發(fā)生器的設(shè)計(jì)
　　6.2.1 智能函數(shù)發(fā)生器的設(shè)計(jì)思路
　　6.2.2 模塊及模塊功能
　6.3 序列檢測器的設(shè)計(jì)
　　6.3.1 序列檢測器設(shè)計(jì)思路
　　6.3.2 VHDL源程序
　　6.3.3 仿真結(jié)果
　6.4 數(shù)字頻率計(jì)的設(shè)計(jì)
　　6.4.1 數(shù)字頻率計(jì)設(shè)計(jì)思路
　　6.4.2 數(shù)字頻率計(jì)的VHDL源程序
　6.5 數(shù)字秒表的設(shè)計(jì)
　　6.5.1 數(shù)字秒表設(shè)計(jì)思路
　　6.5.2 數(shù)字秒表的VHDL源程序
　6.6 交通信號(hào)控制器的設(shè)計(jì)
　　6.6.1 交通信號(hào)控制器設(shè)計(jì)思路
　　6.6.2 VHDL源程序
　　6.6.3 系統(tǒng)的有關(guān)仿真
　　6.6.4 系統(tǒng)的硬件驗(yàn)證
　　6.6.5 設(shè)計(jì)技巧分析
　6.7 三層電梯控制器的設(shè)計(jì)
　　6.7.1 三層電梯控制器的功能
　　6.7.2 三層電梯控制器的設(shè)計(jì)思路
　　6.7.3 三層電梯控制器的綜合設(shè)計(jì)
　　6.7.4 三層電梯控制器的波形仿真分析
　　6.7.5 N層電梯控制器的設(shè)計(jì)技巧分析
　6.8 本章小結(jié)
　6.9 思考和練習(xí)
第7章 FPGA在通信工程中的實(shí)踐應(yīng)用
　7.1 二進(jìn)制振幅鍵控（ASK）調(diào)制器與解調(diào)器設(shè)計(jì)
　　7.1.1 ASK信號(hào)調(diào)制原理
　　7.1.2 ASK信號(hào)解調(diào)原理
　　7.1.3 ASK調(diào)制VHDL程序
　　7.1.4 ASK解調(diào)VHDL程序
　7.2 二進(jìn)制頻移鍵控（FSK）調(diào)制器與解調(diào)器設(shè)計(jì)
　　7.2.1 FSK信號(hào)調(diào)制原理
　　7.2.2 FSK信號(hào)解調(diào)原理
　　7.2.3 FSK調(diào)制VHDL程序及仿真
　　7.2.4 FSK解調(diào)VHDL程序及仿真
　7.3 二進(jìn)制相位鍵控（PSK）調(diào)制器與解調(diào)器設(shè)計(jì)
　　7.3.1 基本概念
　　7.3.2 CPSK信號(hào)調(diào)制
　　7.3.3 DPSK信號(hào)調(diào)制
　　7.3.4 DPSK信號(hào)解調(diào)
　　7.3.5 DPSK調(diào)制方框圖及電路符號(hào)
　7.4 UART接口設(shè)計(jì)
　　7.4.1 UART概述
　　7.4.2 UART系統(tǒng)FPGA接口電路
　　7.4.3 UART系統(tǒng)FPGA程序設(shè)計(jì)
　7.5 本章小結(jié)
　7.6 思考和練習(xí)
第8章 FPGA在DSP領(lǐng)域中的應(yīng)用
　8.1 快速加法器的設(shè)計(jì)
　　8.1.1 4位二進(jìn)制并行加法器
　　8.1.2 8位二進(jìn)制加法器的源程序
　8.2 快速乘法器的設(shè)計(jì)
　　8.2.1 設(shè)計(jì)思路
　　8.2.2 快速乘法器VHDL源程序
　8.3 數(shù)字濾波器的設(shè)計(jì)
　　8.3.1 數(shù)字濾波器概述
　　8.3.2 數(shù)字濾波器的原理分析
　　8.3.3 數(shù)字濾波器系統(tǒng)實(shí)現(xiàn)
　　8.3.4 數(shù)字濾波器系統(tǒng)原理框圖
　　8.3.5 數(shù)字濾波器頂層IIR模塊
　　8.3.6 數(shù)字濾波器的VHDL語言程序
　　8.3.7 數(shù)字濾波器系統(tǒng)性能測試
　8.4 本章小結(jié)
　8.5 思考和練習(xí)
第9章 FPGA在微機(jī)工程中的實(shí)踐應(yīng)用
　9.1 鍵盤接口設(shè)計(jì)
　　9.1.1 鍵盤工作原理
　　9.1.2 矩陣式按鍵概述
　　9.1.3 矩陣式按鍵FPGA描述
　9.2 LED驅(qū)動(dòng)器設(shè)計(jì)
　　9.2.1 LED數(shù)碼管工作原理
　　9.2.2 靜態(tài)LED數(shù)碼管驅(qū)動(dòng)原理及其FPGA電路設(shè)計(jì)
　　9.2.3 動(dòng)態(tài)LED數(shù)碼管驅(qū)動(dòng)原理及其FPGA電路設(shè)計(jì)
　9.3 D/A接口設(shè)計(jì)
　　9.3.1 D/A轉(zhuǎn)換器概述
　　9.3.2 典型D/A轉(zhuǎn)換器芯片DAC0832
　　9.3.3 FPGA與DAC0832接口電路原理圖
　　9.3.4 DAC0832接口電路時(shí)序
　　9.3.5 DAC0832接口電路程序
　9.4 A/D接口設(shè)計(jì)
　　9.4.1 A/D轉(zhuǎn)換器概述
　　9.4.2 典型A/D轉(zhuǎn)換器芯片ADC0809
　　9.4.3 A/D接口設(shè)計(jì)
　　9.4.4 ADC0809 VHDL采樣控制程序設(shè)計(jì)
　9.5 本章小結(jié)
　9.6 思考和練習(xí)
第10章 CPLD/FPGA實(shí)驗(yàn)
　10.1 實(shí)驗(yàn)要求
　　10.1.1 概述
　　10.1.2 實(shí)驗(yàn)報(bào)告的撰寫
　10.2 實(shí)驗(yàn)內(nèi)容
　　10.2.1 實(shí)驗(yàn)一：簡單邏輯電路設(shè)計(jì)與仿真
　　10.2.2 實(shí)驗(yàn)二：全加器設(shè)計(jì)、仿真與下載
　　10.2.3 實(shí)驗(yàn)三：分頻電路與12歸1電路設(shè)計(jì)
　　10.2.4 實(shí)驗(yàn)四：利用硬件描述語言進(jìn)行數(shù)字鐘設(shè)計(jì)
　　10.2.5 實(shí)驗(yàn)五：串行掃描顯示電路設(shè)計(jì)
　　10.2.6 實(shí)驗(yàn)六：復(fù)雜數(shù)字鐘設(shè)計(jì)與掃描顯示
　　10.2.7 實(shí)驗(yàn)七：智力競賽搶答器的設(shè)計(jì)
　　10.2.8 實(shí)驗(yàn)八：數(shù)字頻率計(jì)的設(shè)計(jì)
　　10.2.9 實(shí)驗(yàn)九：交通燈信號(hào)控制器的設(shè)計(jì)
附錄A VHDL程序設(shè)計(jì)的語法結(jié)構(gòu)
附錄B 利用WWW進(jìn)行EDA資源的檢索
主要參考文獻(xiàn)