基于FPGA的嵌入式開(kāi)發(fā)與應(yīng)用

第1章 緒論
　1.1 嵌入式系統(tǒng)簡(jiǎn)介
　　1.1.1 嵌入式系統(tǒng)的發(fā)展簡(jiǎn)介
　　1.1.2 嵌入式系統(tǒng)的概念與組成
　　1.1.3 嵌入式系統(tǒng)的特點(diǎn)
　　1.1.4 嵌入式系統(tǒng)的應(yīng)用模式與發(fā)展趨勢(shì)
　1.2 SOPC技術(shù)簡(jiǎn)介
　　1.2.1 SOPC技術(shù)的主要特點(diǎn)
　　1.2.2 SOPC技術(shù)實(shí)現(xiàn)方式
　　1.2.3 SOPC系統(tǒng)開(kāi)發(fā)流程
第2章 Altera可編程邏輯器件簡(jiǎn)介
　2.1 MAX II器件
　　2.1.1 成本優(yōu)化的架構(gòu)
　　2.1.2 低功耗
　　2.1.3 高性能
　　2.1.4 用戶(hù)Flash存儲(chǔ)器
　　2.1.5 實(shí)時(shí)系統(tǒng)可編程能力（ISP）
　　2.1.6 靈活的多電壓Multivolt內(nèi)核
　　2.1.7 JTAG翻譯器
　　2.1.8 I/O能力
　2.2 Cyclone器件
　　2.2.1 新型可編程架構(gòu)
　　2.2.2 嵌入式存儲(chǔ)資源
　　2.2.3 專(zhuān)用外部存儲(chǔ)接口電路
　　2.2.4 支持的接口及協(xié)議
　　2.2.5 鎖相環(huán)的實(shí)現(xiàn)
　　2.2.6 I/O特性
　　2.2.7 Nios II嵌入式處理器
　　2.2.8 配置方案
　2.3 Cyclone II器件
　　2.3.1 主要特性
　　2.3.2 數(shù)字信號(hào)處理應(yīng)用
　　2.3.3 專(zhuān)用外部存儲(chǔ)器接口
　　2.3.4 嵌入式鎖相環(huán)
　　2.3.5 單端I/O特性
　　2.3.6 差分I/O特性
　　2.3.7 自動(dòng)CRC檢測(cè)
　　2.3.8 Nios II嵌入式處理器
　2.4 Stratix器件
　　2.4.1 高性能架構(gòu)加快模塊化設(shè)計(jì)
　　2.4.2 TriMatrix存儲(chǔ)器
　　2.4.3 DSP塊
　　2.4.4 高帶寬I/O標(biāo)準(zhǔn)和高速接口
　　2.4.5 用于系統(tǒng)時(shí)鐘管理的PLL
　　2.4.6 器件配置和遠(yuǎn)程系統(tǒng)升級(jí)
　2.5 Stratix II器件
　　2.5.1 新型邏輯結(jié)構(gòu)
　　2.5.2 高速I(mǎi)/O信號(hào)和接口
　　2.5.3 外部存儲(chǔ)器接口
　　2.5.4 針對(duì)Stratix II器件優(yōu)化的IP
　　2.5.5 設(shè)計(jì)安全性
　　2.5.6 TriMatrix存儲(chǔ)器
　　2.5.7 數(shù)字信號(hào)處理塊
　　2.5.8 時(shí)鐘管理電路
　　2.5.9 片內(nèi)匹配
　　2.5.10 遠(yuǎn)程系統(tǒng)升級(jí)
　2.6 Stratix GX器件
第3章 Quartus II軟件應(yīng)用
　3.1 圖形用戶(hù)界面設(shè)計(jì)流程
　3.2 命令行設(shè)計(jì)流程
　3.3 交通燈設(shè)計(jì)實(shí)例
　　3.3.1 設(shè)計(jì)原理
　　3.3.2 設(shè)計(jì)輸入
　　3.3.3 創(chuàng)建工程
　　3.3.4 編譯前設(shè)置
　　3.3.5 編譯
　　3.3.6 仿真
　　3.3.7 應(yīng)用RTL電路圖觀(guān)察器
　3.4 引腳鎖定和下載驗(yàn)證
　　3.4.1 引腳鎖定
　　3.4.2 下載驗(yàn)證
　　3.4.3 對(duì)配置器件編程
　3.5 使用嵌入式邏輯分析儀進(jìn)行實(shí)時(shí)測(cè)試
　　3.5.1 SignalTap II邏輯分析儀使用流程
　　3.5.2 編譯特定邏輯條件觸發(fā)信號(hào)
　3.6 使用在系統(tǒng)嵌入式存儲(chǔ)器
　　3.6.1 正弦信號(hào)發(fā)生器的設(shè)計(jì)
　　3.6.2 定制ROM初始化數(shù)據(jù)文件
　　3.6.3 定制ROM元件
　　3.6.4 使用在系統(tǒng)嵌入式存儲(chǔ)器數(shù)據(jù)編輯器
　3.7 嵌入式鎖相環(huán)altPLL宏功能模塊調(diào)用
　思考題
第4章 基于FPGA的DSP算法實(shí)現(xiàn)
第5章 Nios II處理器結(jié)構(gòu)
第6章 Avalon總線(xiàn)規(guī)范
第7章 基于SOPC的Nios II處理器設(shè)計(jì)
第8章 Nios II外設(shè)及其編程
第9章 嵌入式處理器應(yīng)用實(shí)例
附錄A VHDL基本語(yǔ)法
附錄B Verilog HDL基本語(yǔ)法