VHDL數(shù)字系統(tǒng)設(shè)計與高層次綜合

第1章 集成電路設(shè)計中的基本概念
1.1 集成電路設(shè)計方法分類
1.1.1 正向設(shè)計與反向設(shè)計
1.1.2 自頂向下的設(shè)計和自底向上的設(shè)計
1.2 集成電路設(shè)計流程
1.2.1 集成電路設(shè)計流程的概念和作用
1.2.2 集成電路設(shè)計的一般流程
1.3 集成電路設(shè)計的表示方法
1.4 傳統(tǒng)與現(xiàn)代集成電路設(shè)計的比較
1.4.1 傳統(tǒng)與現(xiàn)代集成電路設(shè)計方法的比較
1.4.2 傳統(tǒng)與現(xiàn)代集成電路設(shè)計流程的比較
1.5 VHDL在電子系統(tǒng)硬件設(shè)計中的優(yōu)點
第2章 VHDL語言程序基礎(chǔ)
2.1 VHDL語言程序的結(jié)構(gòu)
2.1.1 VHDL語言程序設(shè)計的基本單元及其構(gòu)成
2.1.2 VHDL語言構(gòu)造體的基本子結(jié)構(gòu)
2.1.3 VHDL的設(shè)計資源
2.2 VHDL程序的描述方法
2.2.1 VHDL的數(shù)據(jù)類型與運算符
2.2.2 VHDL語言構(gòu)造體的3種描述方式
2.2.3 VHDL語言的基本描述語句
第3章 基本邏輯單元的VHDL模型
3.1 組合邏輯電路設(shè)計
3.1.1 基本邏輯門設(shè)計
3.1.2 編、譯碼器與選擇器
3.1.3 加法器和求補器
3.1.4 三態(tài)門及總線緩沖器
3.2 時序電路設(shè)計
3.2.1 時鐘信號和復(fù)位信號
3.2.2 觸發(fā)器
3.2.3 寄存器
3.2.4 計數(shù)器
3.3 存儲器
3.3.1 存儲器描述中的一些共性問題
3.3.2 ROM（只讀存儲器）
3.3.3 RAM（隨機存儲器）
3.3.4 FIFO（先進(jìn)先出堆棧）
第4章 數(shù)字系統(tǒng)的系統(tǒng)級設(shè)計
4.1 構(gòu)造系統(tǒng)的算法模型
4.2 構(gòu)造算法模型的簡單舉例
4.2.1 并串轉(zhuǎn)換電路的算法模型
4.2.2 移位乘法器的算法模型
4.2.3 考慮時序關(guān)系的算法模型
4.3 構(gòu)造算法模型時需要注意的問題
4.3.1 時序檢查
4.3.2 選取適于綜合的模型構(gòu)造風(fēng)格
4.3.3 處理復(fù)位的方法
4.3.4 時分復(fù)用
4.4 系統(tǒng)級算法模型設(shè)計舉例——簡單的4模塊系統(tǒng)
第5章 數(shù)字系統(tǒng)的寄存器傳輸級設(shè)計
5.1 寄存器傳輸級的電路模型
5.2 數(shù)據(jù)路徑設(shè)計
5.2.1 系統(tǒng)級的組合邏輯電路設(shè)計
5.2.2 組合邏輯電路的行為域數(shù)據(jù)流模型
5.2.3 組合邏輯電路的門級結(jié)構(gòu)域綜合
5.2.4 組合邏輯電路設(shè)計方法小結(jié)
5.3 控制單元設(shè)計
5.3.1 有限狀態(tài)機控制器設(shè)計
5.3.2 微代碼控制器設(shè)計
5.4 超級精簡指令集計算機（URISC）
5.4.1 URISC處理器結(jié)構(gòu)
5.4.2 URISC處理器的控制
5.4.3 URISC處理的狀態(tài)序列和指令周期
5.4.4 URISC系統(tǒng)
5.4.5 在寄存器級設(shè)計URISC處理器
5.4.6 URISC處理器中的微代碼控制器
5.4.7 URISC處理器的硬連線控制器
第6章 數(shù)字系統(tǒng)的高層次綜合
6.1 數(shù)字系統(tǒng)高層次綜合概述
6.1.1 高層次綜合的概念
6.1.2 高層次綜合的意義
6.1.3 高層次綜合的主要內(nèi)容
6.1.4 高層次綜合的流程
6.2 高層次綜合的準(zhǔn)備工作
6.2.1 系統(tǒng)的算法級設(shè)計
6.2.2 內(nèi)部表示轉(zhuǎn)化
6.2.3 確定約束條件
6.3 算子調(diào)度
6.3.1 算子調(diào)度的基本概念
6.3.2 ASAP和ALAP調(diào)度與時間特性評估
6.3.3 表格調(diào)度算法
6.3.4 分枝與邊界調(diào)度算法
6.3.5 力量引導(dǎo)調(diào)度算法
6.3.6 算子的多周期調(diào)度與級聯(lián)調(diào)度
6.4 資源分配
6.4.1 資源分配的概念
6.4.2 資源分配的“貪婪”算法
6.4.3 基于距離的資源分配算法
6.4.4 資源分配的全通圖算法
6.5 寄存器分配
6.5.1 寄存器分配的基本概念
6.5.2 寄存器分配的方法
6.6 連線網(wǎng)絡(luò)的生成
6.6.1 連線網(wǎng)絡(luò)簡述
6.6.2 總線形式的連線網(wǎng)絡(luò)
6.6.3 點對點形式的連線網(wǎng)絡(luò)
6.7 控制碼和控制器的設(shè)計
6.7.1 控制碼的生成
6.7.2 控制碼的優(yōu)化
6.7.3 控制器設(shè)計
6.8 高層次綜合的性能評估
6.8.1 性能評估簡述
6.8.2 時間與頻率特性評估
6.8.3 資源代價評估
6.8.4 寄存器代價評估
6.8.5 連線網(wǎng)絡(luò)代價評估
6.8.6 控制器代價評估
第7章 VHDL行為設(shè)計與高層次綜合實例
7.1 設(shè)計任務(wù)說明
7.1.1 設(shè)計要求
7.1.2 設(shè)計環(huán)境
7.2 行為級設(shè)計與仿真
7.2.1 功能模塊劃分
7.2.2 各功能模塊的行為級設(shè)計及其VHDL描述
7.2.3 行為級仿真
7.2.4 由行為級描述得到的系統(tǒng)評估
7.3 高層次綜合與綜合結(jié)果仿真
7.3.1 數(shù)據(jù)控制流圖
7.3.2 算子調(diào)度
7.3.3 資源分配
7.3.4 連線網(wǎng)絡(luò)
7.3.5 控制器與控制碼
7.3.6 高層次綜合結(jié)果的VHDL描述及仿真
7.4 行為級設(shè)計與高層次綜合結(jié)果比較
7.5 總結(jié)
第8章 部分VHDL工具軟件使用指南
8.1 集成電路EDA工具概述
8.1.1 集成電路EDA工具的主要領(lǐng)域
8.1.2 集成電路EDA工具的構(gòu)成
8.2 ActiveVHDL使用指南
8.2.1 ActiveVHDL概貌
8.2.2 ActiveVHDL的基本設(shè)計流程
8.2.3 一個實際操作ActiveVHDL的例子
8.3 MaxplusII 使用指南
8.3.1 MAXPULS II概貌
8.3.2 MAXPLUS II基于VHDL語言的基本設(shè)計流程
8.3.3 一個實際操作MAXPLUS II的例子
附錄A IEEE標(biāo)準(zhǔn)程序包
A.1 std_logic_1164程序包（多值邏輯體系）
A.2 std_logic_arith程序包（基本算術(shù)運算）
A.3 std_logic_unsigned程序包（無符號向量的算術(shù)運算）
A.4 std_logic_signed程序包（有符號向量的算術(shù)運算）
附錄B VHDL常用語句樣例
B.1 類型聲明語句(Type Declaration)
B.2 子類型聲明語句(Subtype Declaration)
B.3 包聲明語句(Package Declaration)
B.4 實體語句(Entity Statement)
B.5 結(jié)構(gòu)語句（Architecture Statement）
B.6 進(jìn)程語句(Process Statement)
B.7 元件聲明語句(Component Declaration)
B.8 元件例化語句(Component Instantiation)
B.9 條件信號賦值語句(Conditional Signal Assignment)
B.10 選擇信號賦值語句(Select Signal Assignment)
B.11 條件判斷語句(If Statement)
B.12 條件選擇語句(Case Statement)
B.13 FOR循環(huán)語句(For...loop Statement)
B.14 WHILE循環(huán)語句(While...loop Statement)
B.15 循環(huán)生成語句(For...generate Statement)
B.16 條件生成語句(If...generate Statement)
參考文獻(xiàn)