數(shù)字IC設(shè)計：方法技巧與實踐

前言
第1章：背景知識
集成電路工藝、分類和設(shè)計方法的演進(jìn)
集成電路工藝介紹
集成電路的分類
集成電路設(shè)計方法的演進(jìn)
目前面臨的問題和發(fā)展方向
物理綜合技術(shù)
設(shè)計重用和SoC設(shè)計
片上網(wǎng)絡(luò)
FPGA動態(tài)可重構(gòu)技術(shù)
提高設(shè)計的抽象層次
本書的內(nèi)容和范圍
參考文獻(xiàn)

第2章：芯片設(shè)計流程和工具
需求分析和需求管理
算法（Algorithm）和構(gòu)架設(shè)計
模塊設(shè)計和RTL實現(xiàn)
綜合（Syntlaesis）
時序驗證
原型驗證
后端設(shè)計
生產(chǎn)測試（Mantlfacturing Test）
工具的作用
參考文獻(xiàn)

第3章：構(gòu)架（Architeeture）設(shè)計
芯片構(gòu)架選擇和設(shè)計
軟硬件劃分
功能模塊的劃分和接口定義
IP選擇和設(shè)計
模塊互連機(jī)制的選擇和設(shè)計
構(gòu)架建模和仿真
芯片設(shè)計的特殊考慮
芯片制造商和工藝的選擇
設(shè)計的層次化
時序閉合性設(shè)計
可調(diào)試性設(shè)計
可測性設(shè)計
可驗證性設(shè)計
低功耗設(shè)計
封裝和引腳
制定構(gòu)架（或功能）規(guī)范
制定功能驗證計劃
功能驗證的基本概念和方法
隨機(jī)測試（]Random Test）
衡量功能驗證的質(zhì)量
參考文獻(xiàn)

第4章：RTL級設(shè)計和仿真概念
RTL代碼編寫的規(guī)則
通用規(guī)則
VHDL設(shè)計規(guī)則
Venlog設(shè)計規(guī)則
使用HDL檢查工具對RTL設(shè)計規(guī)則進(jìn)行檢查
RTL級設(shè)計與綜合及后端設(shè)計的關(guān)系
RTL級設(shè)計的綜合結(jié)果
在RTL編碼中考慮時延
在RTL編碼中考慮面積問題
在RTL編碼中考慮功耗問題
在RTL編碼中考慮可測性問題
在RTL編碼中考慮布線問題
根據(jù)綜合結(jié)果改進(jìn)RTL級設(shè)計
典型設(shè)計應(yīng)用
時鐘和復(fù)位
狀態(tài)機(jī)
存儲單元
寄存器空間和CPU接口的設(shè)計
雙向信號和內(nèi)部總線
增強(qiáng)代碼的可移植性
基本邏輯單元設(shè)計
RTL級設(shè)計的仿真驗證
與仿真相關(guān)的概念
仿真競爭（Simulation Race）
仿真中的常見問題和解決
參考文獻(xiàn)

第5章：邏輯綜合和相關(guān)技術(shù)
綜合的概念和流程
邏輯綜合
等效性檢查
靜態(tài)時間分析
布局布線和驗證
使用DC進(jìn)行綜合
預(yù)備知識
準(zhǔn)備HDL文件
確定設(shè)計庫
DC對設(shè)計的一些操作
定義設(shè)計的環(huán)境
定義設(shè)計約束
設(shè)計優(yōu)化
分析和解決設(shè)計中存在的問題，
掃描綜合
掃描替換和掃描鏈組裝
自底向上和自頂向下的掃描插入
如何獲得最好的測試結(jié)果
邊界掃描（BoLmdary Scan）
靜態(tài)時間分析
PT基礎(chǔ)
PT基本操作
Prelayout靜態(tài)時間分析
Post-layout靜態(tài)時間分析
靜態(tài)時間分析報告
等效性檢查
基本概念
Fomality基礎(chǔ)
Fomality的一些關(guān)鍵概念
參考文獻(xiàn)

第6章：芯片設(shè)計的項目管理
項目計劃
功能、性能、成本以及設(shè)計周期的權(quán)衡
項目策劃的原則
項目策劃的流程
項目計劃（project plan）的內(nèi)容
挑選項目成員
項目控制與度量
項目跟蹤與控制
芯片設(shè)計生產(chǎn)率的度量
缺陷分析
風(fēng)險管理
風(fēng)險評估
風(fēng)險最小化
數(shù)據(jù)管理
數(shù)據(jù)管理規(guī)則
芯片設(shè)計文檔
配置管理
芯片設(shè)計的質(zhì)量保證
質(zhì)量保證的主要功能
質(zhì)量保證活動的管理
項目中的評審
參考文獻(xiàn)