基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)

前言
第1章 Xilinx現(xiàn)場可編程邏輯器件綜述
1. 1 可編程邏輯器件的基本特征
1. 2 SOPC成為FPGA的發(fā)展趨勢
1. 2. 1 Actel公司的VariCore內(nèi)核和ProASIC Plus FPGA
1. 2. 2 Altera公司的Excalibur嵌入式處理器方案和Stratix器件
1. 2. 3 Atmel公司的FPSLIC系列產(chǎn)品
1. 2. 4 Lattice公司的FPSC和ORCA FPGA
1. 2. 5 QuickLogic公司的QuickMIPS
1. 2. 6 Xilinx公司的Virtex-II Pro FPGA
1. 2. 7 總結(jié)
1. 3 可編程邏輯器件的基本開發(fā)流程
1. 4 Xilinx可編程邏輯器件產(chǎn)品選型
1. 4. 1 Virtex系列FPGA
1. 4. 2 Spartan系列FPGA
1. 4. 3 擴(kuò)展溫度范圍汽車IQ產(chǎn)品
1. 4. 4 軍品及宇航級產(chǎn)品
1. 4. 5 配置存儲(chǔ)器解決方案
1. 5 Xilinx創(chuàng)新平臺FPGA架構(gòu)ASMBL
1. 6 Xilinx可編程邏輯器件網(wǎng)絡(luò)資源
1. 7 小結(jié)
第2章 Virtex TM系列高端Platform FPGA
2. 1 Virtex-II系列Platform FPGA產(chǎn)品
2. 1. 1 概述與訂購信息
2. 1. 2 結(jié)構(gòu)與功能描述
2. 2 Virtex-II Pro／Pro X系列Platform FPGA產(chǎn)品
2. 2. 1 概述與訂購信息
2. 2. 2 結(jié)構(gòu)與功能描述
2. 3 小結(jié)
第3章 Spartan TM系列高性價(jià)比FPGA產(chǎn)品
3. 1 Spartan-II系列FPGA產(chǎn)品
3. 1. 1 概述與訂購信息
3. 1. 2 結(jié)構(gòu)與功能描述
3. 2 Spartan-IIE系列FPGA產(chǎn)品
3. 2. 1 概述與訂購信息
3. 2. 2 結(jié)構(gòu)與功能描述
3. 3 Spartan-III系列FPGA產(chǎn)品
3. 3. 1 概述與訂購信息
3. 3. 2 結(jié)構(gòu)與功能描述
3. 4 小結(jié)
第4章 基于FPGA的嵌入式系統(tǒng)概述
4. 1 嵌入式系統(tǒng)概述
4. 1. 1 嵌入式系統(tǒng)的定義
4. 1. 2 嵌入式系統(tǒng)的基本特征
4. 1. 3 嵌入式系統(tǒng)的基本組成
4. 1. 4 嵌入式處理器的分類
4. 1. 5 實(shí)時(shí)多任務(wù)操作系統(tǒng)RTOS
4. 2 FPGA在嵌入式系統(tǒng)中的地位和作用
4. 2. 1 在FPGA中實(shí)現(xiàn)RISC處理器內(nèi)核
4. 2. 2 在FPGA中實(shí)現(xiàn)高速DSP算法
4. 2. 3 在FPGA中嵌入式ASIC模塊
4. 2. 4 在FPGA中實(shí)現(xiàn)數(shù)字IP Core
4. 3 基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)方法
4. 3. 1 可編程片上系統(tǒng)設(shè)計(jì)框架
4. 3. 2 微處理器內(nèi)核開發(fā)工具EDK
4. 3. 3 DSP算法硬件實(shí)現(xiàn)工具System Generator
4. 4 火龍刀系列FPGA評估系統(tǒng)設(shè)計(jì)
4. 4. 1 火龍刀I代Spartan-II評估系統(tǒng)
4. 4. 2 火龍刀II代Spartan-IIE評估系統(tǒng)
4. 5 小結(jié)
第5章 VHDL & Verilog HDL簡明教程
5. 1 數(shù)字系統(tǒng)的表示方法和硬件描述語言
5. 2 VHDL語言
5. 2. 1 VHDL語言的基本結(jié)構(gòu)
5. 2. 2 結(jié)構(gòu)體的子結(jié)構(gòu)描述
5. 2. 3 標(biāo)識符 Identifier
5. 2. 4 數(shù)據(jù)對象 Data Object
5. 2. 5 數(shù)據(jù)類型
5. 2. 6 屬性
5. 2. 7 運(yùn)算符
5. 2. 8 VHDL的語句和結(jié)構(gòu)體
5. 2. 9 用VHDL設(shè)計(jì)基本的邏輯電路
5. 3 Verilog HDL語言
5. 3. 1 Verilog HDL語言的發(fā)展及其特點(diǎn)
5. 3. 2 Verilog HDL的結(jié)構(gòu)
5. 3. 3 空白符和注釋
5. 3. 4 標(biāo)識符
5. 3. 5 常量的數(shù)據(jù)類型
5. 3. 6 變量常用的數(shù)據(jù)類型
5. 3. 7 運(yùn)算符
5. 3. 8 語句
5. 3. 9 塊語句
5. 3. 10 編譯預(yù)處理
5. 3. 11 基本邏輯電路的設(shè)計(jì)
5. 4 小結(jié)
第6章 使用C／C 開發(fā)FPGA介紹
6. 1 為什么要使用C／C 開發(fā)FPGA
6. 1. 1 傳統(tǒng)的設(shè)計(jì)流程
6. 1. 2 SystemC及其系統(tǒng)設(shè)計(jì)流程
6. 1. 3 Handel-C及其開發(fā)FPGA的設(shè)計(jì)流程
6. 2 如何對SystemC進(jìn)行功能仿真
6. 3 使用Visual C 和ModelSim來進(jìn)行仿真
6. 3. 1 設(shè)計(jì)準(zhǔn)備
6. 3. 2 編譯生產(chǎn)SystemC的庫文件
6. 3. 3 新建SystemC工程
6. 3. 4 為設(shè)計(jì)添加源文件
6. 3. 5 為工程添加systemc. lib文件
6. 3. 6 編譯執(zhí)行
6. 3. 7 使用ModelSim轉(zhuǎn)換波形格式
6. 3. 8 使用ModelSim查看波形
6. 4 使用Borland C 和SystemC_Win進(jìn)行功能仿真
6. 4. 1 設(shè)計(jì)準(zhǔn)備
6. 4. 2 打開一個(gè)設(shè)計(jì)
6. 4. 3 編譯. 執(zhí)行
6. 5 小結(jié)
第7章 Xilinx ISE 6. 1i簡明教程
7. 1 設(shè)計(jì)準(zhǔn)備
7. 1. 1 ISE 6. 1i軟件的安裝
7. 1. 2 ISE軟件的運(yùn)行及ModelSim的配置
7. 2 用VHDL語言設(shè)計(jì)輸入
7. 2. 1 創(chuàng)建一個(gè)新工程
7. 2. 2 創(chuàng)建一個(gè)計(jì)數(shù)器源文件
7. 2. 3 利用計(jì)數(shù)器模板向?qū)稍O(shè)計(jì)
7. 3 仿真
7. 3. 1 創(chuàng)建Testbench波形源文件
7. 3. 2 設(shè)置輸入仿真波形
7. 3. 3 生成預(yù)期輸出響應(yīng)
7. 3. 4 調(diào)用ModelSim進(jìn)行仿真簡介
7. 3. 5 調(diào)用ModelSim進(jìn)行行為仿真 Simulate Behavioral Model
7. 3. 6 轉(zhuǎn)換后仿真 Simulate Post-Translate VHDL Model
7. 3. 7 調(diào)用ModelSim進(jìn)行映射后仿真 Simulate Post-Map VHDL Model
7. 3. 8 布局布線后的仿真 Simulate Post-Place&Route VHDL Model
7. 3. 9 使用ModelSim 5. 7SE對設(shè)計(jì)進(jìn)行仿真
7. 4 用原理圖設(shè)計(jì)輸入
7. 4. 1 將創(chuàng)建的VHDL模塊生成一個(gè)原理圖符號
7. 4. 2 創(chuàng)建一個(gè)頂層原理圖 Top-Level Schematic
7. 4. 3 例化VHDL模塊 Instantiating VHDL Module
7. 4. 4 添加原理圖連線 Wiring the Schematic
7. 4. 5 為連線添加網(wǎng)絡(luò)名
7. 4. 6 為總線添加網(wǎng)絡(luò)名
7. 4. 7 添加輸入／輸出引腳標(biāo)記 I／O Markers
7. 4. 8 查看原理圖生成的VHDL文件
7. 4. 9 查看綜合后的RTL級電路圖
7. 5 對頂層文件進(jìn)行仿真
7. 6 設(shè)計(jì)實(shí)現(xiàn)
7. 7 用EDIF設(shè)計(jì)輸入
7. 7. 1 設(shè)計(jì)輸入
7. 7. 2 設(shè)計(jì)實(shí)現(xiàn)
7. 8 用Verilog HDL設(shè)計(jì)輸入
7. 9 下載配置
7. 10 小結(jié)
第8章 使用ModelSim進(jìn)行設(shè)計(jì)仿真
8. 1 ModelSim的License及其加密方法
8. 2 菜單和工具欄介紹
8. 2. 1 標(biāo)題欄
8. 2. 2 菜單欄
8. 2. 3 工具欄
8. 2. 4 狀態(tài)欄
8. 3 使用圖形界面對設(shè)計(jì)進(jìn)行仿真
8. 3. 1 創(chuàng)建新工程
8. 3. 2 為工程添加源文件
8. 3. 3 編譯
8. 3. 4 裝載設(shè)計(jì)
8. 3. 5 查看仿真波形窗口
8. 3. 6 設(shè)置信號驅(qū)動(dòng)
8. 3. 7 開始仿真
8. 3. 8 仿真結(jié)果分析
8. 4 使用命令行方式對設(shè)計(jì)進(jìn)行仿真
8. 5 TestBench及其在仿真中的應(yīng)用
8. 5. 1 TestBench概述
8. 5. 2 使用TestBench對設(shè)計(jì)進(jìn)行仿真
8. 6 TEXTIO在仿真中的應(yīng)用
8. 7 ModelSim的配置
8. 8 ModelSim中常用的幾個(gè)命令
8. 9 小結(jié)
第9章 基干Synplify／Synplify Pro的FPGA高級綜合設(shè)計(jì)
9. 1 Synplify／Synplify Pro簡介
9. 2 以一個(gè)例子來熟悉基本操作
9. 2. 1 新建一個(gè)工程
9. 2. 2 為工程添加設(shè)計(jì)文件
9. 2. 3 編譯. 綜合
9. 2. 4 查看綜合后的RTL視圖
9. 2. 5 查看技術(shù)視圖
9. 2. 6 添加約束文件
9. 2. 7 查看綜合報(bào)告
9. 2. 8 修改約束文件
9. 2. 9 在Synplify／Synplify Pro中調(diào)用ISE
9. 3 在ISE 6. 1中調(diào)用Synplify Pro
9. 3. 1 對ISE進(jìn)行設(shè)置
9. 3. 2 以一個(gè)例子來說明
9. 4 使用ISE 6. 1自帶的綜合工具XST對設(shè)計(jì)進(jìn)行綜合
9. 5 小結(jié)
第10章 FPGA設(shè)計(jì)技巧--ISE高級設(shè)計(jì)工具
10. 1 Floorplanner概述
10. 2 使用Floorplanner手動(dòng)布局邏輯塊
10. 2. 1 新建ISE工程
10. 2. 2 為工程添加源文件
10. 2. 3 綜合設(shè)計(jì)
10. 2. 4 查看綜合后的RTL視圖
10. 2. 5 進(jìn)入Floorplanner
10. 2. 6 使用Floorplanner進(jìn)行資源分配
10. 2. 7 為設(shè)計(jì)添加約束文件
10. 2. 8 查看布局布線結(jié)果
10. 2. 9 總結(jié)
10. 3 使用FPGA Editor進(jìn)行手動(dòng)布局布線
10. 3. 1 打開工程
10. 3. 2 進(jìn)入FPGA Editor
10. 3. 3 導(dǎo)入設(shè)計(jì)
10. 3. 4 自動(dòng)布線
10. 3. 5 手動(dòng)布線
10. 3. 6 規(guī)則檢查
10. 3. 7 查看布局結(jié)果
10. 3. 8 總結(jié)
10. 4 使用XPower分析設(shè)計(jì)的功耗
10. 4. 1 打開工程
10. 4. 2 新建仿真波形文件
10. 4. 3 仿真生成VCD文件
10. 4. 4 進(jìn)行功耗分析
10. 4. 5 查看電池使用時(shí)間
10. 4. 6 參數(shù)設(shè)置
10. 5 小結(jié)
第11章 片內(nèi)邏輯分析儀工具--ChipScope Pro
11. 1 ChipScope Pro概述
11. 2 使用ChipScope Pro內(nèi)核生成器
11. 2. 1 使用ISE 6. 1建立一個(gè)新工程
11. 2. 2 打開ChipScope Pro Core Generator
11. 2. 3 產(chǎn)生ICON核
11. 2. 4 產(chǎn)生ILA內(nèi)核
11. 2. 5 在VHDL設(shè)計(jì)流程中使用內(nèi)核
11. 3 使用ChipScope Pro內(nèi)核插入器
11. 3. 1 使用ISE 6. 1新建工程
11. 3. 2 Core Inserter參數(shù)設(shè)置
11. 3. 3 使用Xilinx ISE將插入的核整個(gè)實(shí)現(xiàn)流程
11. 4 使用ChipScope Pro分析器
11. 4. 1 啟動(dòng)邊界掃描鏈
11. 4. 2 配置目標(biāo)器件
11. 4. 3 設(shè)置觸發(fā)條件
11. 4. 4 運(yùn)行并觀察波形
11. 5 小結(jié)
第12章 基于Internet的可重構(gòu)邏輯技術(shù)及應(yīng)用
12. 1 系統(tǒng)高級配置環(huán)境簡介
12. 2 System ACE的實(shí)現(xiàn)
12. 2. 1 System ACE CF
12. 2. 2 System ACE MPM
12. 2. 3 System ACE SC
12. 3 基于嵌入式處理器的配置技術(shù)
12. 4 基于Internet的可重構(gòu)邏輯實(shí)現(xiàn)
12. 4. 1 IRL的基本組成
12. 4. 2 基于8位單片機(jī)的IRL實(shí)現(xiàn)
12. 4. 3 基于32位微處理器的IRL實(shí)現(xiàn)
12. 4. 4 比較與應(yīng)用
12. 5 PAVE
12. 6 小結(jié)
第13章 IP資源復(fù)用與IP Core開發(fā)
13. 1 IP資源復(fù)用理念與IP Core概述
13. 1. 1 IP資源概述
13. 1. 2 IP技術(shù)的形成
13. 1. 3 IP開發(fā)的現(xiàn)狀
13. 1. 4 IP的發(fā)展面臨的挑戰(zhàn)
13. 1. 5 IP Core設(shè)計(jì)
13. 2 HDL編碼風(fēng)格與編碼指導(dǎo)
13. 2. 1 編寫代碼前的準(zhǔn)備工作
13. 2. 2 HDL編碼風(fēng)格
13. 2. 3 HDL編碼指導(dǎo)
13. 2. 4 Verilog編碼指導(dǎo)原則
13. 2. 5 VHDL編碼指導(dǎo)原則
13. 2. 6 了解適合綜合工具的代碼風(fēng)格
13. 3 Xilinx IP Core打包工具 IP Capture
13. 3. 1 IP Capture工具概述
13. 3. 2 IP Capture用戶界面
13. 3. 3 IP Capture輸出文件
13. 4 Xilinx IP Core生成工具 Core Generator
13. 4. 1 CORE Generator綜述
13. 4. 2 IP核生成器用戶界面
13. 4. 3 使用CORE Generator生成IP核的方法
13. 5 Xilinx IP Core更新工具 Updates Installer
13. 5. 1 Updates Installer概述
13. 5. 2 安裝包的定義
13. 5. 3 設(shè)置用戶計(jì)算機(jī)環(huán)境
13. 5. 4 代理設(shè)置
13. 5. 5 瀏覽器的路徑
13. 5. 6 用戶注冊
13. 5. 7 IP升級包所需的輸入
13. 5. 8 使用GUI安裝IP Core
13. 5. 9 安裝所選擇的封裝包
13. 5. 10 運(yùn)行Get Models
13. 6 基于IP Core的設(shè)計(jì)實(shí)例
13. 6. 1 實(shí)例概述
13. 6. 2 IIR數(shù)字濾波器的運(yùn)算結(jié)構(gòu)
13. 6. 3 數(shù)字濾波器參數(shù)設(shè)計(jì)
13. 6. 4 IIR濾波器的硬件設(shè)計(jì)
13. 7 小結(jié)
第14章 PicoBlaze處理器IP Core開發(fā)與應(yīng)用
14. 1 PicoBlaze處理器概述
14. 2 基于Virtex-II系列器件應(yīng)用的PicoBlaze處理器
14. 2. 1 PicoBlaze處理器功能及結(jié)構(gòu)分析
14. 2. 2 PicoBlaze的特性設(shè)置
14. 2. 3 PicoBlaze指令集
14. 2. 4 PicoBlaze處理器的控制信號
14. 2. 5 PicoBlaze匯編程序
14. 2. 6 程序語法
14. 2. 7 程序指令約束
14. 2. 8 匯編程序中的指令
14. 2. 9 與KCPSM代碼兼容性
14. 2. 10 中斷處理
14. 2. 11 CALL／RETURN堆棧
14. 2. 12 對于比較操作的一些提示
14. 3 基于Virtex-E和Spartan-II／IIE系列器件應(yīng)用的PicoBlaze處理器
14. 3. 1 PicoBlaze處理器功能及結(jié)構(gòu)分析
14. 3. 2 PicoBlaze的特性設(shè)置
14. 3. 3 PicoBlaze指令集
14. 3. 4 PicoBlaze處理器的控制信號
14. 3. 5 PicoBlaze匯編程序
14. 3. 6 程序語法
14. 3. 7 程序指令
14. 3. 8 匯編程序中的指令
14. 3. 9 與KCPSM2代碼兼容性
14. 3. 10 中斷處理
14. 3. 11 CALL／RETURN堆棧
14. 3. 12 PicoBlaze Macro的應(yīng)用
14. 3. 13 對于應(yīng)用的一些小提示
14. 4 基于CPLD系列器件應(yīng)用的PicoBlaze處理器
14. 4. 1 PicoBlaze處理器功能及結(jié)構(gòu)分析
14. 4. 2 PicoBlaze的特性設(shè)置
14. 4. 3 PicoBlaze指令集
14. 4. 4 PicoBlaze匯編程序
14. 4. 5 程序語法
14. 4. 6 匯編程序中的指令
14. 4. 7 PicoBlaze Macro的應(yīng)用
14. 5 小結(jié)
第15章 Xilinx SOPC集成開發(fā)環(huán)境EDK
15. 1 EDK概述
15. 1. 1 系統(tǒng)要求
15. 1. 2 軟硬件平臺支持
15. 1. 3 集成IP Core支持
15. 2 系統(tǒng)描述文件
15. 2. 1 MHS文件
15. 2. 2 MSS文件
15. 2. 3 MVS文件
15. 3 EDK開發(fā)流程
15. 3. 1 XPS介紹
15. 3. 2 EDK設(shè)計(jì)流程實(shí)例
15. 3. 3 幾種軟硬件模式的說明
15. 3. 4 幾個(gè)需要用戶修改的文件說明
15. 4 小結(jié)
第16章 DSP開發(fā)工具System Generator
16. 1 System Generator概述
16. 1. 1 系統(tǒng)需求
16. 1. 2 軟件安裝
16. 1. 3 利用System Generator進(jìn)行系統(tǒng)級建模
16. 2 Xilinx Blockset介紹
16. 2. 1 Xilinx模塊定義
16. 2. 2 在Simulink模型中引用Xilinx模塊
16. 2. 3 模塊參數(shù)設(shè)置
16. 3 Xilinx Blockset庫中的模塊介紹
16. 3. 1 基本單元 Basic Elements
16. 3. 2 DSP模塊
16. 3. 3 數(shù)學(xué)運(yùn)算模塊
16. 3. 4 存儲(chǔ)器模塊
16. 3. 5 通信模塊
16. 3. 6 數(shù)據(jù)類型模塊
16. 4 System Generator工程設(shè)計(jì)流程及實(shí)現(xiàn)
16. 4. 1 利用輔助工具學(xué)習(xí)System Generator
16. 4. 2 設(shè)計(jì)實(shí)現(xiàn)
16. 4. 3 基于EDIF的設(shè)計(jì)流程
16. 4. 4 設(shè)計(jì)仿真
16. 4. 5 約束文件
16. 4. 6 設(shè)計(jì)實(shí)例
16. 5 小結(jié)
附錄 實(shí)驗(yàn)指導(dǎo)
實(shí)驗(yàn)1 數(shù)碼管顯示時(shí)鐘
實(shí)驗(yàn)2 音頻信號發(fā)生器
實(shí)驗(yàn)3 彩條信號顯示
實(shí)驗(yàn)4 從SRAM中讀取數(shù)據(jù)并顯示
實(shí)驗(yàn)5 液晶模塊顯示字符串
實(shí)驗(yàn)6 EDK設(shè)計(jì)MicroBlaze定時(shí)器中斷
實(shí)驗(yàn)7 System Generator使用
實(shí)驗(yàn)8 串行通信實(shí)驗(yàn)
實(shí)驗(yàn)9 虛擬信號發(fā)生器與示波器實(shí)驗(yàn)
參考文獻(xiàn)