VLSI測試方法學(xué)和可測性設(shè)計(jì)

第0章概述
0.1研究意義
0.2章節(jié)安排
0.3常用術(shù)語
第1章電路分析基礎(chǔ)
1.1驗(yàn)證、模擬和測試
1.1.1驗(yàn)證
1.1.2產(chǎn)品測試
1.2故障及故障檢測
1.2.1故障檢測的基本原理
1.2.2測試圖形生成
1.3缺陷、失效和故障
1.3.1物理缺陷
1.3.2失效方式
1.3.3故障
1.3.4故障、失效和缺陷的關(guān)系
1.4故障模型
1.4.1SSA故障
1.4.2MSA故障
1.4.3橋接故障
1.4.4短路與開路故障
1.4.5延遲故障
1.4.6暫時(shí)失效
1.5故障的等效、支配和故障冗余
1.5.1故障表
1.5.2故障等效
1.5.3故障支配
1.5.4故障表化簡
1.5.5故障冗余
1.6可控性、可觀性及可測性
1.6.1CAMELOT可測性值計(jì)算方法
1.6.2基于概率法的可測性值計(jì)算
1.7數(shù)字電路的各種模型和描述方法
1.7.1開關(guān)函數(shù)
1.7.2邏輯函數(shù)的異或表達(dá)
1.7.3圖
1.7.4BDD圖
第2章模擬
2.1大規(guī)模設(shè)計(jì)模擬
2.1‘1Testbench
2.1.2基于設(shè)計(jì)階段的模擬
2.2邏輯模擬
2.2.1編譯模擬
2.2.2事件驅(qū)動(dòng)模擬
2.2.3延遲模型
2.3故障模擬
2.3.1并行故障模擬
2.3.2演繹故障模擬
2.3.3并發(fā)性故障模擬
2.3.4故障模型結(jié)果分析
第3章組合電路的測試
3.1簡介
3.2異或法
3.2.1異或法
3.2.2不可檢測故障
3.2.3多輸出電路
3.3布爾差分
3.3.1對(duì)原始輸入節(jié)點(diǎn)的布爾差分
3.3.2布爾差分的性質(zhì)
3.3.3對(duì)電路內(nèi)部節(jié)點(diǎn)的布爾差分
3.4路徑敏化法
3.4.1確定性算法的基本過程
3.4.2無扇出分支的路徑敏化法
3.4.3有扇出分支的路徑敏化法
3.5D算法
3.5.1D算法關(guān)鍵術(shù)語
3.5.2D算法的基本步驟
3.5.3D算法舉例
3.6PODEM算法
3.6.1PODEM算法思路
3.6.2PODEM算法流程
3.6.3PODEM算法舉例
3.7其他測試生成算法
3.7.1FAN算法
3.7.2其他算法
第4章時(shí)序電路的測試
4.1時(shí)序電路測試的概念
4.2時(shí)序電路的功能測試
4.2.1時(shí)序電路的檢查序列
4.2.2時(shí)序電路功能測試
4.3時(shí)序電路的確定性測試生成
4.3.1Et寸序電路的模型
4.3.2時(shí)序電路的測試生成模型
4.3.3擴(kuò)展的向后驅(qū)趕算法
’4.3.4擴(kuò)展的向后驅(qū)趕算法舉例
4.4時(shí)序電路的其他測試生成方法
4.4.1FASTEST算法
4.4.2CONTEST算法
第5章專用可測性設(shè)計(jì)
5.1概述
5.2可測性分析
5.2.1可控性值的估計(jì)
5.2.2可觀性值
5.2.3SCOAP算法描述
5.2.4可測性度量的應(yīng)用
5.3可測性的改善方法
5.3.1插入測試點(diǎn)
5.3.2電路分塊
5.4容易測試的電路
5.4.1C可測性
5.4.2變長測試
5.5組合電路的可測性設(shè)計(jì)
5.5.1用Reed-Muller模式設(shè)計(jì)組合電路
5.5.2異或門插人法
5.5.3組合電路的其他可測性設(shè)計(jì)方法
5.6時(shí)序電路可測性設(shè)計(jì)中的問題
5.6.1時(shí)序電路的初始化設(shè)計(jì)問題
5.6.2時(shí)間延遲效應(yīng)的最小化
5.6.3邏輯冗余問題
5.6.4避免設(shè)計(jì)中非法狀態(tài)
5.6.5增加邏輯以控制振蕩
第6章掃描路徑法
6.1簡介
6.2掃描路徑設(shè)計(jì)
6.2.1基本的掃描路徑設(shè)計(jì)
6.2.2部分掃描設(shè)計(jì)
6.2.3隔離的串行掃描設(shè)計(jì)
6.2.4非串行的掃描設(shè)計(jì)
6.3掃描路徑的測試方法
6.3.1組合電路部分的測試生成
6.3.2測試施加
6.3.3掃描路徑測試舉例
6.4掃描路徑設(shè)計(jì)及測試舉例
6.5掃描路徑的結(jié)構(gòu)
6.5.1XXffl觸發(fā)器和電平敏化鎖存器
6.5.2電平敏化掃描設(shè)計(jì)
6.5.3隨機(jī)編址的存儲(chǔ)單元
第7章邊界掃描法
7.1邊界掃描法的基本結(jié)構(gòu)
7.2測試存取通道及控制
7.2.1測試存取通道的信號(hào)
7.2.2TAP控制器
7.2.3TAP控制器的操作
7.3寄存器及指令
7.3.1指令寄存器
7.3.2測試數(shù)據(jù)寄存器
7.3.3指令
7.4操作方式
7.4.1正常操作
7.4.2測試方式操作
7.4.3測試邊界掃描寄存器
7.5邊界掃描描述語言
7.5.1主體
7.5.2BSDL描述器件舉例
第8章隨機(jī)測試和偽隨機(jī)測試
8.1隨機(jī)測試
8.1.1隨機(jī)測試的概念
8.1.2故障檢測率的估算
8.1.3測試圖形長度的計(jì)算
8.1：4輸入變量的優(yōu)化
8.2偽隨機(jī)序列
8.2.1同余偽隨機(jī)序列
8.2.2反饋移位寄存器和異或門構(gòu)成的偽隨機(jī)序列生成電路
8.3LFSR的數(shù)學(xué)基礎(chǔ)
8.3.1根據(jù)本原多項(xiàng)式優(yōu)化偽隨機(jī)序列發(fā)生電路
8.3.2LFSR的運(yùn)算
8.3.3M序列的特性
8：4偽隨機(jī)測試序列生成電路
8.4.1外接型PRSG
8.4.2內(nèi)接型PRSG
8.4.3混合連接型PRSG
8.5與M序列相關(guān)的序列的生成方法
8.5.1Ford序列
8.5.2DeBmijn序列
8.6低功耗測試序列
8.6.1RSIC序列生成原理
8.6.2RSIC序列的數(shù)學(xué)表達(dá)
8.6.3RSIC序列的特性
第9章內(nèi)建自測試
9.1內(nèi)建自測試的概念
9.1.1內(nèi)建自測試簡介
9.1.2內(nèi)建自測試的結(jié)構(gòu)
9.1.3內(nèi)建自測試的測試生成
9.2向應(yīng)數(shù)據(jù)壓縮
9.2.1奇偶測試
9.2.2“1”計(jì)數(shù)
9.2.3跳變次數(shù)壓縮
9.3特征分析法
9.3.1特征分析原理
9.3.2串行輸人特征寄存器
9.3.3多輸入的特征分析
9.4內(nèi)建自測試的結(jié)構(gòu)
9.4.1內(nèi)建自測試
9.4.2自動(dòng)測試
9.4.3循環(huán)內(nèi)建自測試
9.4.4內(nèi)建邏輯塊觀測器
9.4.5隨機(jī)測試組合塊
9.4.6STUMPS
第10章電流測試
10.1簡介
10.21Db0測試機(jī)理
10.2.1基本概念
10.2.2無故障電路的電流分析
10.2.3轉(zhuǎn)換延遲
10.31DDQ測試方法
10.3.1片外測試
10.3.2片內(nèi)測試
10.4故障檢測
10.4.1橋接
10.4.2柵氧
10.4.3開路故障
10.4.4泄漏故障
10.4.5延遲故障
10.5測試圖形生成
10.5.1基于電路級(jí)模型的測試圖形生成
10.5.2基于泄漏故障模型的測試圖形生成
10.6深亞微米技術(shù)對(duì)電流測試的影響
第11章存儲(chǔ)器測試
11.1存儲(chǔ)器電路模型
11.1.1功能模型
11.1.2存儲(chǔ)單元
11.1.3RAM組成
11.2存儲(chǔ)器的缺陷和故障模型
11.2.1缺陷
11.2.2陣列故障模型
11,2.3周邊邏輯
11.3存儲(chǔ)器測試的類型
11.3.1性能測試
11.3.2特征測試
11.3.3功能測試
11.3.4電流測試
11.4存儲(chǔ)器測試算法
11.4.1MSCAN算法
11.4.2GALPAT算法
11.4.3算法型測試序列
11.4.4Checkerboard測試
11.4.5Marching圖形序列
11.4.6March測試的表達(dá)方法
11.4.7各種存儲(chǔ)器測試算法的分析
11.5存儲(chǔ)器測試方法
11.5.1存儲(chǔ)器直接存取測試
11.5.2存儲(chǔ)器內(nèi)建自測試
11.5.3宏測試
11.5.4各種存儲(chǔ)器測試方法比較
11.6存儲(chǔ)器的冗余和修復(fù)
第12章SoC測試
12.1SoC測試的基本問題
12.1.1SoC核的分類
12.1.2SoC測試問題
12.1.3存取、控制和隔離
12.2概念性的SoC測試結(jié)構(gòu)
12.2.1測試源和測試收集
12.2.2測試存取機(jī)構(gòu)
12.2.3測試殼
12.3測試策略
12.3.1核的非邊界掃描測試
12.3.2核的邊界掃描測試策略
12.41EEEPl500標(biāo)準(zhǔn)
12.5SoC測試再探索