PentiumII/III體系結構及擴展技術

第1章　P6系列處理器概況
1.1　Intel體系結構的發(fā)展
1.1.1　Intel體系結構發(fā)展的歷史回顧
1.1.2　IA性能的提高
1.1.3　IA浮點部件發(fā)展的歷史回顧
1.2　P6系列處理器的微結構
1.2.1　流水線的動態(tài)執(zhí)行機構
1.2.2　微結構框圖
1.2.3　存儲器子系統(tǒng)
1.2.4　取指/譯碼單元
1.2.5　指令池
1.2.6　分配/執(zhí)行單元
1.2.7　退出單元
1.3　P6系列處理器的高速緩存
1.3.1　高速緩存和轉換后援緩沖器
1.3.2　高速緩存的映射方法
1.3.3　高速緩存的工作原理
1.4　P6系列處理器的總線概述
1.4.1　P6處理器總線協(xié)議概要
1.4.2　P6系列處理器的信號概要
第2章　系統(tǒng)結構
2.1　操作方式和基本執(zhí)行環(huán)境
2.1.1　操作方式
2.1.2　基本執(zhí)行環(huán)境
2.2　IA處理器的數(shù)據(jù)結構與寄存器組
2.2.1　用戶級數(shù)據(jù)結構與寄存器組
2.2.2　系統(tǒng)級數(shù)據(jù)結構與寄存器組
2.3　尋址方式與指令系統(tǒng)簡介
2.3.1　尋址方式簡介
2.3.2　指令系統(tǒng)簡介
2.4　浮點支持
2.4.1　實數(shù)與浮點數(shù)
2.4.2　FPU結構
2.4.3　浮點數(shù)據(jù)類型與格式
第3章　存儲管理
3.1　存儲器管理概述
3.2　分段機制
3.2.1　基本平面模型
3.2.2　保護平面模型
3.2.3　多段模型
3，2.4　分段與分頁
3.3　物理地址、線性地址與邏輯地址
3.4　分段技術
3.4.1　段選擇符與段寄存器
3.4.2　段描述符
3.4.3　段描述符表
3.5　分頁技術
3.5.1　分頁選項
3.5.2　頁目錄和頁表
3.5.3　頁目錄項與頁表項
3.5.4　轉換后援緩沖器
3.6　物理地址擴展
3.6.1　地址擴展允許下的線性地址變換
3.6.2　地址擴展允許下的頁目錄項和頁表項
3.7　36位頁面規(guī)模擴展
3.7.1　36位PSE功能描述
3.7.2　錯誤檢測
3.8　將段映射成頁面
第4章　存儲保護
4.1　段頁保護機制
4.1.1　段頁保護使能
4.1.2　段頁保護標志及字段
4.2　段限與類型的保護校驗
4.2.1　段限校驗
4.2.2　類型校驗
4.3　特權級
4.3.1　訪問數(shù)據(jù)段時的特權級校驗
4.3.2　加載SS寄存器時的特權級核驗
4.3.3　代碼段間轉移程序控制時的特權級校驗
4.4　指針驗證
4.4.1　校驗訪問權限（LAR指令）
4.4.2　校驗讀瀉權限（VERR和VERW指令）
4.4.3　校驗指針偏移量是否在段限范圍內（LSL指令）
4.4.4　校驗調用程序訪問特權（ARPL指令）
4.4.5　校驗對界
4.5　頁面級保護
4.5.1　頁面級訪問權限的保護
4.5.2　頁面級訪問方式的保護
4.5.3　兩級頁表的組合保護
4.5.4　頁面保護的超越
4.5.5　段頁保護的組合
第5章　中斷與異常處理
5.1　中斷與異常概述
5.1.1　中斷源
5.1.2　異常源
5.2　中斷與異常向量
5.2.1　中斷向量表
5.2.2　異常的分類
5.2.3　中斷與異常的屏蔽
5.2.4　中斷與異常的優(yōu)先級
5.3　中斷描述符表與中斷描述符
5.3.1　中斷描述符表
5.3.2　中斷描述符
5.4　中斷與異常的處理
5.4.1　中斷與異常的處理過程
5.4.2　用獨立任務來處理中斷和異常
5.4.3　錯誤代碼
5.5　中斷和異常參考
第6章　任務管理
6.1　任務管理概述
6.1.1　任務結構
6.1.2　任務狀態(tài)
6.1.3　任務執(zhí)行
6.2　任務管理的數(shù)據(jù)結構
6.2.1　任務狀態(tài)段
6.2.2　TSS描述符
6.2.3　任務寄存器
6.2.4　任務門描述符
6.3　任務切換
6.4　任務鏈接
6.4.1　多任務的嵌套
6.4.2　使用忙標志來阻止遞歸任務切換
6.4.3　修改任務鏈接
6.5　任務地址空間
6.5.1　線性地址空間映射到物理地址空間
6.5.2　任務問共享的地址映射
第7章　8086仿真
7.1　實地址方式
7.1.1　實地址方式中的地址轉換
7.1.2　實地址方式中支持的寄存器和指令
7.1.3　中斷和異常處理
7.2　虛擬 8086方式
7.2.1　啟動虛擬8086方式
7.2.2　虛擬8086任務的結構
7.2.3　虛擬8086任務的分頁
7.2.4　虛擬8086任務中的保護
7.2.5　進入與退出虛擬8086方式
7.2.6　虛擬8086方式的I/O
7.3　虛擬8086方式中的中斷和異常處理
7.3.1　類型1——虛擬8086方式中硬件中斷和異常的處理
7.3.2　類型2——使用虛擬8086方式中的虛擬中斷機制來處理可屏蔽硬件中斷
7.3.3　類型3——虛擬8086方式中的軟件中斷處理
7.4　保護方式虛擬中斷
第8章　多處理器管理
8.1　原子操作的鎖定
8.1.1　固有的原子操作
8.1.2　總線鎖定
8.1.3　代碼自修改與代碼交叉修改的處理
8.1.4　發(fā)生在處理器內部高速緩存上的鎖定操作
8.2　存儲器排序
8.3　串行化指令
8.4　先進的可編程中斷控制器
8.4.1　局部APIC概況
8.4.2　局部APIC框圖及寄存器地址分配
8.4.3　中斷目標和APIC ID
8.4.4　中斷分配機制和中斷向量表
8.4.5　處理器之間的中斷和自身中斷
8.4.6　中斷接收
8.5　多處理器初始化
8.5.1　雙處理器初始化規(guī)程
8.5.2　多處理器的初始化規(guī)程
8.6　多處理器初始化引導舉例
8.6.1　雙處理器的初始化引導
8.6.2　多處理器的初始化引導
第9章　處理器的初始化
9.1　初始化概要
9.2　浮點部件初始化
9.3　高速緩存及模式今用寄存器的初始化
9.4　實地址方式工作的軟件初始化
9.5　保護方式工作的軟件初始化
9.6　方式切換
9.6.1　切換至保護方式
9.6.2　切換回實地址方式
9.7　初始化及方式切換舉例
第10章　MMX技術
10.1　MMX技術編程環(huán)境概述
10.1.1　MMX寄存器
10.1.2　MMX數(shù)據(jù)類型
10.1.3　單指令多數(shù)據(jù)執(zhí)行方式
10.1.4　數(shù)據(jù)存放格式
10.2　MMX指令的操作及操作數(shù)
10.2.1　環(huán)繞算法與飽和算法
10.2.2　指令操作數(shù)
10.3　MMX指令概述
10.4　與FPU結構的兼容性
10.5　MMX編程技巧
10.5.1　使用CPUID指令檢測MMX技術
10.5.2　使用EMMS指令
10.5.3　MMX代碼接口
10.5.4　使用MMX指令和浮點指令書寫代碼
10.5.5　在多任務環(huán)境中使用MMX代碼
10.5.6　MMX代碼中的異常處理
10.6　應用舉例
第11章　流式SIMD擴展的程序設計
11.1　流式SIMD擴展概要
11.1.1　SIMD浮點寄存器
11.1.2　SIMD浮點數(shù)據(jù)類型
11.1.3　SIMD的執(zhí)行方式
11.1.4　數(shù)據(jù)格式
11.1.5　SIMD浮點控制默態(tài)寄存器
11.2　流式SIMD擴展指令系統(tǒng)摘要
11.3　與FPU結構的兼容性
11.4　流式SINflJ擴展的編程技巧
11.4.1　使用CPUID指令以檢測處理器對流式SIMD擴展的支持
11.4.2　流式SIMD擴展過程和函數(shù)的接口
11.4.3　書寫有MMX指令、浮點指令以及流式SIMD擴展指令的代碼
11.4.4　在多任務操作系統(tǒng)環(huán)境中使用流式SIMIj擴展
11.4.5　流式SIMD擴展中的異常處理
11.5　應用舉例
11.5.1　判斷處理器和操作系統(tǒng)是否支持流式SIMIj擴展
11.5.2　求浮點數(shù)的最大值
11.5.3　求絕對誤差
11.5.4　整數(shù)最小值的搜索函數(shù)
附錄A　整型指令
A.1　數(shù)據(jù)傳送指令
A.2　二進制算術指令
A.3　十進制等術指令
A.4　邏輯指令
A.5　移位與循環(huán)指令
A.6　位操作和字節(jié)操作指令
A.7　控制傳送指令
A.8　串指令
A.9　標志控制指令
A.10　段寄存器指令
A.11　其他指令
附錄B　浮點指令
B.1　數(shù)據(jù)傳送指令
B.2　基本算術指令
B.3　比較指令
B.4　超越函數(shù)計算指令
B.5　加載常數(shù)指令
B.6　FPU控制指令
附錄C　系統(tǒng)指令
附錄D　MMX指令集
D.1　數(shù)據(jù)傳送指令
D.2　算術指令
D.3　比較指令
D.4　轉換指令
D.5　邏輯指令
D.6　移位指令
D.7　EMMS指令
附錄E　流式SIMD擴展指令集
E.1　數(shù)據(jù)傳送指令
E.2　算術指令
E.3　比較指令
E.4　轉換指令
E.5　邏輯指令
E.6　新增的MMX整型指令
E.7　混洗指令
E.8　狀態(tài)管理指令
E.9　可高速緩存控制指令