Verilog HDL綜合實(shí)用教程

定　價(jià)：￥24.00

作　者：	（美）J.Bhasker著；孫海平等譯；孫海平譯
出版社：	清華大學(xué)出版社
叢編項(xiàng)：
標(biāo)　簽：	VHDL

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ISBN：	9787302077145	出版時(shí)間：	2004-01-01	包裝：	精裝
開本：	23cm	頁(yè)數(shù)：	188	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　通過本書，您可以： · 迅速開始編寫可綜合的Verilog模型。 · 獲悉哪些語(yǔ)言結(jié)構(gòu)可用于綜合，這些結(jié)構(gòu)如何映射成硬件，以得到所期望的邏輯電路。 · 學(xué)習(xí)如何避免功能的不匹配。 · 立即開始使用許多常用的硬件元件模型，或針對(duì)應(yīng)用稍作修改后為己所用。關(guān)于本書的評(píng)價(jià)： “該書易于閱讀，并提供了大量可綜合的Verilog模型范例，為學(xué)生和從事邏輯設(shè)計(jì)的工程師快速掌握Verilog HDL綜合方面的知識(shí)提供了捷徑?！?——Vassilios Gerousis，摩托羅拉公司高級(jí)工程師 “該書是講授基于Verilog的綜合技術(shù)的理想教材，它不僅向讀者演示了各種Verilog結(jié)構(gòu)所得出的硬件，還展示了如何剪裁Verilog程序以獲得所期望的硬件。” ——Jim Vellenga，Viewlogic Systems公司 “該書揭示了仿真和綜合時(shí)必然會(huì)出現(xiàn)差別的各種情形，精心挑選的案例使得初學(xué)者和有經(jīng)驗(yàn)的設(shè)計(jì)者都能意識(shí)到這些在調(diào)試時(shí)難以發(fā)現(xiàn)但卻極為普遍的陷阱?！?——Carlos Roman，貝爾實(shí)驗(yàn)室 “這是一本極好的指南書，清晰。簡(jiǎn)潔地闡明了如何設(shè)計(jì)可綜合的RTL模型?！?——Douglas J．Smith， ;HDL Chip Design ;的作者 “該書采用示例引導(dǎo)的方式來(lái)組織，對(duì)Verilog初學(xué)者頗有價(jià)值?！?——Egbert Molenkamp，University of Twente（荷蘭）

作者簡(jiǎn)介

　　J.Bhasker是IEEE PAR 1364.1 Verilog Synthesis InteroperabilityWorking Group（Verilog SIWG）的主席，該組織致力于建立用于RTL綜合的Verilog標(biāo)準(zhǔn)化子集。他是貝爾實(shí)驗(yàn)室所開發(fā)的ArchSyn綜合系統(tǒng)的主要設(shè)計(jì)者之一。他曾為AT&T和Lucent的許多設(shè)計(jì)師講授Verilog HDI語(yǔ)言和Verilog HDL綜合課程。他還著有另外一本暢銷書“A Verilog HDL Primer”。

圖書目錄

譯者序
原書序
前言
第1章  基礎(chǔ)知識(shí)
  1.1  什么是綜合?
  1.2  設(shè)計(jì)流程中的綜合
  1.3  邏輯值體系
  1.4  位寬
  1.5  值保持器的硬件建模
第2章  從Verilog結(jié)構(gòu)到邏輯門
  2.1  持續(xù)賦值語(yǔ)句
  2.2  過程賦值語(yǔ)句
  2.3  邏輯算符
  2.4  算術(shù)算符
  2.5  關(guān)系算符
  2.6  相等性算符
  2.7  移位算符
  2.8  向量運(yùn)算
  2.9  部分先取
  2.10  位選取
  2.11  條件表達(dá)式
  2.12  always語(yǔ)句
  2.13  if語(yǔ)句
  2.14  case語(yǔ)句
  2.15  現(xiàn)談鎖存器推導(dǎo)
  2.16  循環(huán)語(yǔ)句
  2.17  觸發(fā)器的建模
  2.18  再談阻塞式和非阻塞式賦值
  2.19  函數(shù)
  2.20  任務(wù)
  2.21  使用x值和z值
  2.22  門級(jí)建模
  2.23  模塊實(shí)例化語(yǔ)句
  2.24  參數(shù)化的設(shè)計(jì)
第3章  建模示例
  3.1  組合邏輯的建模
  3.2  時(shí)序邏輯的建模
  3.3  存儲(chǔ)器的建模
  3.4  編寫布爾等式
  3.5  有限狀態(tài)機(jī)的建模
  3.6  通用移位寄存器的建模
  3.7  ALU的建模
  3.8  計(jì)數(shù)器的建模
  3.9  參數(shù)化加法器的建模
  3.10  參數(shù)化的比較器的建模
  3.11  譯碼器的建模
  3.12  多路選擇器的建模
  3.13  參數(shù)化的奇偶校驗(yàn)生成器的建模
  3.14  三態(tài)門的建模
  3.15  數(shù)據(jù)流檢測(cè)模型
  3.16  階乘模型
  3.17  UART模型
  3.18  紙牌21點(diǎn)模型
第4章  模型的優(yōu)化
  4.1  資源分配
  4.2  公共子表達(dá)式
  4.3  代碼移位
  4.4  公因子提取
  4.5  交換律和給合律
  4.6  其他優(yōu)化手段
  4.7  觸發(fā)器和鎖存器的優(yōu)化
  4.8  設(shè)計(jì)規(guī)模
  4.9  使用括號(hào)
第5章  驗(yàn)證
  5.1  測(cè)試平臺(tái)
  5.2  賦值語(yǔ)句中的延遲
  5.3  懸空的端口
  5.4  遺失的鎖存器
  5.5  再談延遲
  5.6  事件表
  5.7  綜合指令
  5.8  變量的異步預(yù)置位
  5.9  阻塞式和非阻塞式賦值
附錄A  可綜合的語(yǔ)言結(jié)構(gòu)
附錄B  通用庫(kù)
參考文獻(xiàn)