基于FPGA & CPLD的數(shù)字IC設(shè)計(jì)方法

定　價(jià)：￥28.00

作　者：	（美）鮑勃·澤德曼（Bob Zeidman）著；趙宏圖譯；趙宏圖譯
出版社：	北京航空航天大學(xué)出版社
叢編項(xiàng)：	嵌入式系統(tǒng)譯叢
標(biāo)　簽：	數(shù)字電子技術(shù)

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ISBN：	9787810774512	出版時(shí)間：	2004-05-01	包裝：	平裝
開本：	23cm	頁數(shù)：	199	字?jǐn)?shù)：

內(nèi)容簡介

　　本書主要介紹基于FPGA&CPLD的數(shù)字IC設(shè)計(jì)方法。書中回顧了可編程邏輯器件的發(fā)展歷史，詳細(xì)介紹了CPLD和FPGA的結(jié)構(gòu)及其特點(diǎn)。重點(diǎn)是講授設(shè)計(jì)電路或數(shù)字系統(tǒng)時(shí)所應(yīng)采用的正確方法，詳細(xì)列舉了在設(shè)計(jì)的初始階段所應(yīng)做的各種準(zhǔn)備工作；在設(shè)計(jì)進(jìn)程中所采取的步驟和應(yīng)遵循的原則以及在設(shè)計(jì)完成之后如何進(jìn)行仿真和檢驗(yàn)。書中還介紹了目前較流行的EDA工具，同時(shí)對(duì)可編程邏輯器件的發(fā)展趨勢也進(jìn)行了預(yù)測。本書適合從事數(shù)字集成電路設(shè)計(jì)的工程師們以及大專院校電子類各專業(yè)的高年級(jí)在校生和研究生閱讀。對(duì)于那些從事電子工程項(xiàng)目的領(lǐng)導(dǎo)者、項(xiàng)目經(jīng)理以及從事電子產(chǎn)品市場開拓的營銷人員來說，本書也是一本合適的參考書。

作者簡介

暫缺《基于FPGA & CPLD的數(shù)字IC設(shè)計(jì)方法》作者簡介

圖書目錄

第1章歷史回顧：可編程邏輯集成電路到專用集成電路ASIC
本章目標(biāo)1
1.1 可編程只讀存儲(chǔ)器 PROM 2
1.2 可編程邏輯陣列 PLA 5
1.3 可編程陣列邏輯 PAL 6
1.4 掩膜門陣列ASIC13
1.5 CPLD和FPGA14
1.6 小結(jié)15
練習(xí)15
第2章復(fù)雜可編程邏輯器件（CPLD）
本章目標(biāo)17
2.1 CPLD體系結(jié)構(gòu)17
2.2 功能模塊18
2.3 I/O模塊20
2.4 時(shí)鐘驅(qū)動(dòng)器21
2.5 內(nèi)部互連21
2.6 CPLD技術(shù)和可編程單元26
2.7 嵌入式器件27
2.8 小結(jié)：選擇CPLD的準(zhǔn)則28
練習(xí)29
第3章現(xiàn)場可編程門陣列（FPGA）
本章目標(biāo)31
3.1 FPGA體系結(jié)構(gòu)31
3.2 可配置邏輯模塊32
3.3 可配置I/O模塊35
3.4 嵌入式器件38
3.5 可編程互連39
3.6 時(shí)鐘電路41
3.7 SRAM編程與反熔絲編程的對(duì)比41
3.8 仿真和ASIC原型44
3.9 小結(jié)47
練習(xí)48
第4章可編程器件的通用設(shè)計(jì)方法論（UDMPD）
本章目標(biāo)51
4.1 什么是UDM和UDMPD 52
4.2 寫出一份設(shè)計(jì)規(guī)范54
4.3 設(shè)計(jì)規(guī)范的評(píng)估59
4.4 選擇器件和工具59
4.5 設(shè)計(jì)60
4.6 檢驗(yàn)61
4.7 最終評(píng)估64
4.8 系統(tǒng)集成與測試64
4.9 產(chǎn)品運(yùn)輸64
4.10 小結(jié)64
練習(xí)65
第5章設(shè)計(jì)技術(shù). 規(guī)則和指導(dǎo)方針
本章目標(biāo)68
5.1 硬件描述語言69
5.2 自上而下的設(shè)計(jì)方法81
5.3 同步設(shè)計(jì)85
5.4 懸浮節(jié)點(diǎn)102
5.5 總線爭搶102
5.6 每個(gè)狀態(tài)一個(gè)觸發(fā)器編碼104
5.7 設(shè)計(jì)測試（DFT）106
5.8 測試備用邏輯107
5.9 初始化狀態(tài)機(jī)109
5.10 可觀測的節(jié)點(diǎn)109
5.11 掃描技術(shù)110
5.12 芯片內(nèi)裝自測試（BIST）112
5.13 特征分析114
5.14 小結(jié)114
練習(xí)116
第6章檢驗(yàn)
本章目標(biāo)122
6.1 什么是檢驗(yàn)？123
6.2 仿真123
6.3 靜態(tài)定時(shí)分析127
6.4 聲明語言127
6.5 整體檢驗(yàn)128
6.6 小結(jié)128
練習(xí)129
第7章電子設(shè)計(jì)自動(dòng)化工具
本章目標(biāo)132
7.1 仿真軟件132
7.2 測試平臺(tái)發(fā)生器140
7.3 現(xiàn)場工具141
7.4 綜合軟件141
7.5 自動(dòng)測試比特位模型的產(chǎn)生（ATPG）143
7.6 掃描插入軟件143
7.7 芯片內(nèi)裝自測試（BIST）發(fā)生器144
7.8 靜態(tài)定時(shí)分析軟件145
7.9 整體檢驗(yàn)軟件147
7.10 布局和布線軟件147
7.11 編程工具149
7.12 小結(jié)151
練習(xí)153
第8章現(xiàn)在與未來
本章目標(biāo)155
8.1 內(nèi)核155
8.2 特殊的I/O驅(qū)動(dòng)器159
8.3 新型結(jié)構(gòu)160
8.4 具有嵌入式FPGA單元的ASIC161
8.5 小結(jié)163
附錄A答案
第1章, 歷史回顧：可編程邏輯集成電路到專用集成電路ASIC164
第2章, 復(fù)雜可編程邏輯器件 CPLD 165
第3章, 現(xiàn)場可編程門陣列 FPGA 165
第4章, 可編程器件的通用設(shè)計(jì)方法論（UDMPD）167
第5章, 設(shè)計(jì)技術(shù). 規(guī)則和指導(dǎo)方針168
第6章, 檢驗(yàn)170
第7章, 電子設(shè)計(jì)自動(dòng)化工具171
附錄B第5章中各電路原理圖的Verilog源程序代碼
術(shù)語表192
參考文獻(xiàn)200
作者簡介201