從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn)：復(fù)雜數(shù)字邏輯系統(tǒng)的Verilog HDL設(shè)計(jì)技術(shù)和方法

定　價(jià)：￥22.00

作　者：	夏宇聞編著
出版社：	高等教育出版社
叢編項(xiàng)：	復(fù)雜數(shù)字邏輯系統(tǒng)的Verilog HDL
標(biāo)　簽：	硬件與維護(hù)

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ISBN：	9787040092523	出版時(shí)間：	2001-02-01	包裝：	精裝
開(kāi)本：	26cm	頁(yè)數(shù)：	300	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書(shū)著重介紹進(jìn)入20世紀(jì)90年代后才開(kāi)始在美國(guó)等先進(jìn)的工業(yè)國(guó)家逐步推廣的用硬件描述語(yǔ)言（Verilog HDL）建模、仿真和綜合的設(shè)計(jì)方法和技術(shù)。本書(shū)從算法和計(jì)算的基本概念出發(fā)，講述把復(fù)雜算法逐步分解成簡(jiǎn)單的操作步驟，最后由硬線邏輯電路系統(tǒng)來(lái)實(shí)現(xiàn)該算法的技術(shù)和方法。這種硬線邏輯電路系統(tǒng)就是廣泛應(yīng)用于各種現(xiàn)代通信電子設(shè)備與計(jì)算機(jī)系統(tǒng)中的專用集成電路（ASIC）或FPGA。主要內(nèi)容包括：基本概念、Verilog HDL的基本語(yǔ)法、不同抽象級(jí)別的Verilog HDL模型以及有限狀態(tài)機(jī)和可綜合風(fēng)格的Verilog HDL實(shí)例等。本書(shū)可作為電子或計(jì)算機(jī)類大學(xué)本科高年級(jí)和研究生的教材，也可供在數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域工作的工程師參考或作為自學(xué)教材。