Verilog數(shù)字系統(tǒng)設(shè)計教程

第一部分 初級篇第一講Verilog的基本知識
 第一講 Verilog的基本知識
 1.1 硬件描述語言HDL1
 1.2 Verilog HDL的歷史2
 1.2.1 什么是Verilog HDL2
 1.2.2 Verilog HDL的產(chǎn)生及發(fā)展2
 1.3 Verilog HDL和VHDL的比較3
 1.4 Verilog 目前的應(yīng)用情況和適用的設(shè)計4
 1.5 采用Verilog HDL設(shè)計復(fù)雜數(shù)字電路的優(yōu)點5
 1.5.1 傳統(tǒng)設(shè)計方法——電路原理圖輸入法5
 1.5.2 Verilog HDL設(shè)計法與傳統(tǒng)的電路原理圖輸入法的比較5
 1.5.3 Verilog 的標準化與軟核的重用5
 1.5.4 軟核. 固核和硬核的概念以及它們的重用6
 1.6 Verilog HDL的設(shè)計流程簡介6
 1.6.1 自頂向下(TopDown)設(shè)計的基本概念6
 1.6.2 層次管理的基本概念7
 1.6.3 具體模塊的設(shè)計編譯和仿真的過程7
 1.6.4 對應(yīng)具體工藝器件的優(yōu)化. 映象和布局布線7
 1.7 小結(jié)8
 思 考 題9
 第二講 Verilog語法的基本概念
 概述10
 2.1 Verilog模塊的基本概念11
 2.2 Verilog用于模塊的測試13
 2.3 小結(jié)15
 思 考 題15
 第三講 常用Verilog語法之一
 概述17
 3.1 模塊的結(jié)構(gòu)17
 3.1.1 模塊的端口定義17
 3.1.2 模塊內(nèi)容18
 3.1.3 理解要點19
 3.1.4 要點總結(jié)19
 3.2 數(shù)據(jù)類型及其常量及變量20
 3.2.1 常量20
 3.2.2 變量23
 3.3 運算符及表達式25
 3.3.1 基本的算術(shù)運算符26
 3.3.2 位運算符26
 3.4 小結(jié)28
 思 考 題28
 第四講 常用Verilog語法之二
 概述29
 4.1 邏輯運算符29
 4.2 關(guān)系運算符30
 4.3 等式運算符30
 4.4 移位運算符31
 4.5 位拼接運算符31
 4.6 縮減運算符32
 4.7 優(yōu)先級別32
 4.8 關(guān) 鍵 詞33
 4.9 賦值語句和塊語句33
 4.9.1 賦值語句33
 4.9.2 塊語句35
 4.10 小結(jié)38
 思考題38
 第五講 常用Verilog語法之三
 概述39
 5.1 條件語句39
 5.1.1 if_else語句39
 5.1.2 case語句42
 5.1.3 使用條件語句不當在設(shè)計中生成了原本沒想到有的鎖存器45
 5.2 循環(huán)語句46
 5.2.1 forever語句46
 5.2.2 repeat語句46
 5.2.3 while語句47
 5.2.4 for語句47
 5.3 小結(jié)49
 思 考 題49
 第六講 常用Verilog語法之四
 概述50
 6.1 結(jié)構(gòu)說明語句50
 6.1.1 initial語句50
 6.1.2 always語句51
 6.2 task和function說明語句52
 6.3 系統(tǒng)函數(shù)和任務(wù)56
 6.4 小結(jié)60
 思 考 題60
 第七講 常用Verilog語法之五
 概述61
 7.1 系統(tǒng)任務(wù)$monitor61
 7.2 時間度量系統(tǒng)函數(shù)$time62
 7.3 系統(tǒng)任務(wù)$finish63
 7.4 系統(tǒng)任務(wù)$stop63
 7.5 系統(tǒng)任務(wù)$readmemb和$readmemh64
 7.6 系統(tǒng)任務(wù) $random65
 7.7 編譯預(yù)處理66
 7.7.1 宏定義 `define66
 7.7.2 “文件包含”處理 `include68
 7.7.3 時間尺度 `timescale71
 7.7.4 條件編譯命令`ifdef. `else. `endif73
 7.8 小結(jié)73
 思 考 題74
 第八講 常用Verilog語法總結(jié)
 概述75
 總結(jié)86
 第二部分 中級篇
 第一講Verilog HDL模型的不同抽象級別
 概述87
 1.1 門級結(jié)構(gòu)描述88
 1.1.1 與非門. 或門和反向器及其說明語法88
 1.1.2 用門級結(jié)構(gòu)描述D觸發(fā)器89
 1.1.3 由已經(jīng)設(shè)計成的模塊構(gòu)成更高一層的模塊90
 1.2 Verilog HDL的行為描述建模91
 1.2.1 僅用于產(chǎn)生仿真測試信號的Verilog HDL行為描述建模91
 1.2.2 Verilog HDL建模在TopDown設(shè)計中的作用和行為建模的可綜合性問題94
 1.3 用戶定義的原語95
 1.4 小結(jié)96
 思 考 題96
 第二講 如何編寫和驗證簡單的純組合邏輯模塊
 概述97
 2.1 加法器97
 2.2 乘法器100
 2.3 比較器102
 2.4 多路器103
 2.5 總線和總線操作105
 2.6 流水線105
 小結(jié)110
 思 考 題110
 第三講 復(fù)雜數(shù)字系統(tǒng)的構(gòu)成
 概述111
 3.1 運算部件和數(shù)據(jù)流動的控制邏輯111
 3.1.1 數(shù)字邏輯電路的種類111
 3.1.2 數(shù)字邏輯電路的構(gòu)成111
 3.1.3 數(shù)據(jù)在寄存器中的暫時保存113
 3.1.4 數(shù)據(jù)流動的控制115
 3.2 在Verilog HDL設(shè)計中啟用同步時序邏輯117
 思 考 題119
 第四講 同步狀態(tài)機的原理. 結(jié)構(gòu)和設(shè)計
 概述120
 4.1 狀態(tài)機的結(jié)構(gòu)120
 4.2 Mealy狀態(tài)機和Moore狀態(tài)機的不同點121
 4.3 如何用Verilog來描述可綜合的狀態(tài)機122
 4.3.1 用可綜合Verilog模塊設(shè)計狀態(tài)機的典型辦法122
 4.3.2 用可綜合的Verilog模塊設(shè)計. 用獨熱碼表示狀態(tài)的狀態(tài)機123
 4.3.3 用可綜合的Verilog模塊設(shè)計. 由輸出指定的碼表示狀態(tài)的狀態(tài)機125
 4.3.4 用可綜合Verilog模塊設(shè)計復(fù)雜的多輸出狀態(tài)機時常用的方法126
 思 考 題128
 第五講 設(shè)計可綜合的狀態(tài)機的指導(dǎo)原則
 概述129
 5.1 用Verilog HDL語言設(shè)計可綜合的狀態(tài)機的指導(dǎo)原則129
 5.2 典型的狀態(tài)機實例130
 5.3 綜合的一般原則132
 5.4 語言指導(dǎo)原則132
 5.5 可綜合風(fēng)格的Verilog HDL模塊實例133
 5.5.1 組合邏輯電路設(shè)計實例133
 5.5.2 時序邏輯電路設(shè)計實例139
 5.6 狀態(tài)機的置位與復(fù)位142
 5.6.1 狀態(tài)機的異步置位與復(fù)位142
 5.6.2 狀態(tài)機的同步置位與復(fù)位143
 小結(jié)145
 思 考 題145
 第六講 深入理解阻塞和非阻塞賦值的不同
 概述146
 6.1 深入理解阻塞和非阻塞賦值的不同146
 6.1.1 阻塞賦值147
 6.1.2 非阻塞賦值148
 6.2 Verilog模塊編程要點148
 6.3 Verilog的層次化事件隊列149
 6.4 自觸發(fā)always塊150
 6.5 移位寄存器模型151
 6.6 阻塞賦值及一些簡單的例子154
 6.7 時序反饋移位寄存器建模155
 6.8 組合邏輯建模時應(yīng)使用阻塞賦值157
 6.9 時序和組合的混合邏輯——使用非阻塞賦值159
 6.10 其他阻塞和非阻塞混合使用的原則160
 6.11 對同一變量進行多次賦值161
 6.12 常見的對于非阻塞賦值的誤解162
 6.13 小結(jié)164
 思 考 題164
 第七講 較復(fù)雜時序邏輯電路設(shè)計實踐
 概述165
 總結(jié)176
 思 考 題176
 第八講 I2C總線接口模塊的設(shè)計
 概述177
 總結(jié)200
 思 考 題201
 第九講 簡化的 RISC_CPU設(shè)計
 概述202
 9.1 課題的來由和設(shè)計環(huán)境介紹202
 9.2 什么是CPU202
 9.3 RISC_CPU結(jié)構(gòu)203
 9.3.1 時鐘發(fā)生器205
 9.3.2 指令寄存器207
 9.3.3 累加器209
 9.3.4 算術(shù)運算器209
 9.3.5 數(shù)據(jù)控制器210
 9.3.6 地址多路器211
 9.3.7 程序計數(shù)器212
 9.3.8 狀態(tài)控制器213
 9.3.9 外圍模塊218
 9.4 RISC_CPU 操作和時序219
 9.4.1 系統(tǒng)的復(fù)位和啟動操作220
 9.4.2 總線讀操作220
 9.4.3 寫總線操作220
 9.5 RISC_CPU尋址方式和指令系統(tǒng)221
 9.6 RISC_CPU模塊的調(diào)試 222
 9.6.1 RISC_CPU模塊的前仿真222
 9.6.2 RISC_CPU模塊的綜合236
 9.6.3 RISC_CPU模塊的優(yōu)化和布局布線245
 小結(jié)250
 思 考 題250
 第十講 虛擬器件. 虛擬接口模型及其在大型數(shù)字系統(tǒng)設(shè)計中的作用
 概述251
 10.1 軟核和硬核. 宏單元及虛擬器件和接口 251
 10.2 虛擬器件和虛擬接口模塊的供應(yīng)商252
 10.3 虛擬模塊的設(shè)計252
 10.4 虛擬接口模塊的實例256
 小結(jié)305
 思 考 題306
 第三部分 實踐篇
 設(shè)計示范和上機習(xí)題概述
 練習(xí)一簡單的組合邏輯設(shè)計307
 練習(xí)二簡單分頻時序邏輯電路的設(shè)計309
 練習(xí)三利用條件語句實現(xiàn)計數(shù)分頻時序電路311
 練習(xí)四阻塞賦值與非阻塞賦值的區(qū)別313
 練習(xí)五用always塊實現(xiàn)較復(fù)雜的組合邏輯電路315
 練習(xí)六在Verilog HDL中使用函數(shù)317
 練習(xí)七在Verilog HDL中使用任務(wù)（task）319
 練習(xí)八利用有限狀態(tài)機進行時序邏輯的設(shè)計322
 練習(xí)九利用狀態(tài)機實現(xiàn)比較復(fù)雜的接口設(shè)計325
 練習(xí)十通過模塊實例調(diào)用實現(xiàn)大型系統(tǒng)的設(shè)計330
 練習(xí)十一簡單卷積器的設(shè)計336
 練習(xí)十二利用SRAM設(shè)計一個FIFO359
 第四部分 語法篇
 關(guān)于Verilog HDL的說明
 一.  關(guān)于 IEEE 1364標準369
 二.  Verilog簡介370
 三.  語法總結(jié)370
 四.  編寫Verilog HDL源代碼的標準372
 五.  設(shè)計流程374
 Verilog硬件描述語言參考手冊
 一.  Verilog HDL語句與常用標志符（按字母順序排列）375
 二.  系統(tǒng)任務(wù)和函數(shù)（System task and function）439
 三.  常用系統(tǒng)任務(wù)和函數(shù)的詳細使用說明444
 四.  Command Line Options 命令行的可選項454