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內(nèi)容簡(jiǎn)介

　　《CPLD技術(shù)及其應(yīng)用》結(jié)合眾多的工程設(shè)計(jì)實(shí)例，由淺入深，改變了以往電路設(shè)計(jì)類書籍與實(shí)際脫節(jié)的現(xiàn)象。大量的圖例說明，使得《CPLD技術(shù)及其應(yīng)用》不僅適合于有一定基礎(chǔ)的電子工程設(shè)計(jì)人員，而且也適合于相關(guān)專業(yè)大學(xué)生閱讀使用，對(duì)于初學(xué)者更有極大的幫助。CPLD是最新型的可編程邏輯器件，幾乎可適用于所有的門陣列和各種規(guī)模的數(shù)字集成電路，它的諸多特點(diǎn)使其特別適合于產(chǎn)品的樣品開發(fā)與小批量生產(chǎn)?！禖PLD技術(shù)及其應(yīng)用》正是以全球最大的可編程邏輯器件供應(yīng)商——Altera公司的MAX+PLUS Ⅱ?yàn)楣ぞ?，詳盡地剖析了其FLEX 10K等系列的結(jié)構(gòu)、功能及開發(fā)應(yīng)用。在基礎(chǔ)篇中，通過一個(gè)完整的實(shí)例介紹，以使讀者能夠盡快了解MAX+PLUS Ⅱ的軟件安裝、設(shè)計(jì)輸入、項(xiàng)目編譯、優(yōu)化以及硬件編程在線調(diào)試等功能，并且能夠開發(fā)出相對(duì)簡(jiǎn)單的產(chǎn)品。在提高篇中，對(duì)電子電路設(shè)計(jì)過程中出現(xiàn)的許多問題，例如：如何提高設(shè)計(jì)效率，如何提高系統(tǒng)設(shè)計(jì)速度等作了更深入的探討。同時(shí)，《CPLD技術(shù)及其應(yīng)用》還對(duì)Altera硬件描述語言AHDL的基本構(gòu)造以及如何在設(shè)計(jì)中應(yīng)用AHDL編制出精煉的程序都作了大量的實(shí)例介紹，以期幫助電子設(shè)計(jì)人員從繁瑣的傳統(tǒng)電路設(shè)計(jì)、調(diào)試中解脫出來。

作者簡(jiǎn)介

暫缺《CPLD技術(shù)及其應(yīng)用》作者簡(jiǎn)介

圖書目錄

第一部分　基礎(chǔ)篇
第1章　PLD概述
1. 1　可編程邏輯器件的發(fā)展歷程
1. 2　ASIC. FPGA／CPLD技術(shù)
1. 2. 1　ASIC CAD技術(shù)
1. 2. 2  FPGA／CPLD CAD技術(shù)
1. 2. 3　ASIC與FPGA／CPLD進(jìn)行電路設(shè)計(jì)的一般流程
1. 3　PLD廠商及產(chǎn)品介紹
1. 3. 1　Xilinx公司及其產(chǎn)品簡(jiǎn)介
1. 3. 2  Altera公司的 CPLD
第2章　Altera產(chǎn)品概述
2. 1　可編程邏輯與ASIC
2. 2  Altera PLD的優(yōu)點(diǎn)
2. 2. 1　高性能
2. 2. 2　高集成度
2. 2. 3　價(jià)格合理
2. 2. 4　使用MAX＋PLUS II軟件開發(fā)周期較短
2. 2. 5　Altera器件的優(yōu)化宏函數(shù)
2. 3　Altera的系列產(chǎn)品
2. 3. 1　FLEX10K系列
2. 3. 2  FLEX8000系列
2. 3. 3　FLEX6000系列
2. 3. 4  MAX 9000系列
2. 3. 5  MAX 7000系列
2. 3. 6  MAX 5000系列
2. 3. 7  Classic系列
2. 4  MAX＋PLUS II開發(fā)工具
2. 4. 1  MAX＋PLUS II設(shè)計(jì)流圖
2. 4. 2　使用各種平臺(tái)和其它EDA工具
2. 5　結(jié)論
第3章   FLEX 10K系列器件的技術(shù)規(guī)范
3. 1　概述
3. 2　特點(diǎn)
3. 3　功能描述
3. 3. 1　FLEX 10K的 EAB
3. 3. 2　邏輯單元（LE）
3. 3. 3　邏輯陣列塊（LAB）
3. 3. 4  FastTrack連接
3. 3. 5　I／O單元（IOE）
3. 3. 6　時(shí)鐘鎖定和時(shí)鐘自舉
3. 3. 7　輸出配置
3. 3. 8　JTAG邊界掃描
3. 3. 9　一般性測(cè)試
3. 3. 10　定時(shí)模型
3. 4  FLEX 10KE系列器件簡(jiǎn)介
3. 5　器件輸出引腳
第4章  FLEX 6000系列器件簡(jiǎn)介
4. 1　OptiFLEX結(jié)構(gòu)
4. 2　特點(diǎn)
4. 3　概述
4. 4　功能描述
4. 4. 1　邏輯陣列塊（LAB）
4. 4. 2　邏輯單元（LE）
4. 4. 3  FastTrack連接
4. 4. 4　I／O單元（IOE）
4. 5　輸出配置
4. 5. 1　擺率控制
4. 5. 2　多電壓 I／O接口
4. 6　JTAG邊界掃描
4. 7　定時(shí)模型
第5章  MAX 7000系列器件可編程邏輯的技術(shù)規(guī)范
5. 1　MAX 7000系列器件的結(jié)構(gòu)和性能
5. 1. 1　特點(diǎn)
5. 1. 2　概述
5. 1. 3　功能描述
5. 1. 4　在線編程
5. 1. 5　可編程速度／功率控制
5. 1. 6　輸出配置
5. 1. 7　器件編程
5. 1. 8　JTAG邊界掃描
5. 1. 9　設(shè)計(jì)加密
5. 1. 10　一般性測(cè)試
5. 1. 11　QFP運(yùn)載架和開發(fā)插座
5. 2  MAX 7000A可編程邏輯器件
5. 2. 1　特點(diǎn)
5. 2. 2　概述
5. 2. 3　功能描述
5. 2. 4　在線編程
5. 2. 5　可編程速度／功率控制
5. 2. 6　輸出配宜
5. 2. 7　器件編程
5. 2. 8　JTAG邊界掃描
5. 2. 9　設(shè)計(jì)加密
5. 2. 10　一般性測(cè)試
5. 3　定時(shí)模型
5. 4  MAX 7000系列器件的引腳輸出
第6章　Altera器件的邊界掃描測(cè)試
6. 1　引言
6. 2  IEEE 1149. 1　BST的結(jié)構(gòu)
6. 3　邊界掃描寄存器
6. 3. 1　I／O引腳
6. 3. 2　專用輸入
6. 3. 3　專用時(shí)鐘引腳（僅適用于 FLEX 10K）
6. 3. 4　專用配置引腳（全部FLEX器件）
6. 4  JTAG BST操作控制
6. 5  JTAG BST電路的使能
6. 6　JTAG邊界掃描測(cè)試原則
6. 7　邊界掃描描述語言（BSDL）
6. 8　結(jié)束語
第7章　MAX＋PLUS II入門
7. 1　概述
7. 2　MAX＋PLUS II的安裝
7. 2. 1　推薦的系統(tǒng)配置
7. 2. 2　MAX＋PLUS II的安裝
7. 3 MAX＋PLUS II的設(shè)計(jì)過程
7. 3. 1  設(shè)計(jì)輸入
7. 3. 2  設(shè)計(jì)處理
7. 3. 3  設(shè)計(jì)校驗(yàn)
7. 3. 4　器件編程
7. 3. 5　聯(lián)機(jī)求助
7. 3. 6　軟件維護(hù)協(xié)議
7. 3. 7　MAX＋PLUS至軟件的流程
7. 4　邏輯設(shè)計(jì)的輸入方法
7. 4. 1　建立一個(gè)圖形設(shè)計(jì)文件
7. 4. 2　文本設(shè)計(jì)輸入方法
7. 4. 3　創(chuàng)建頂層圖形設(shè)計(jì)文件
7. 4. 4　層次顯示
7. 5　設(shè)計(jì)項(xiàng)目的編譯
7. 5. 1　打開編譯器窗口準(zhǔn)備編譯
7. 5. 2　編譯器的選項(xiàng)設(shè)置
7. 5. 3　運(yùn)行編輯器
7. 5. 4　在底層圖編輯器中觀察試配結(jié)果
7. 5. 5　引腳鎖定
7. 6　設(shè)計(jì)項(xiàng)目的模擬仿真
7. 7　定時(shí)分析
7. 8　器件編程
第二部分　提高篇
第8章　幾種提高電路設(shè)計(jì)效率的方法
8. 1　使用LPM宏單元庫
8. 2　使用硬件描述語言VHDL／AHDL
8. 3　使用EAB單元
8. 3. 1　引言
8. 3. 2　EAB內(nèi)部結(jié)構(gòu)
8. 3. 3　EAB單元的靈活性
8. 3. 4　EAB應(yīng)用實(shí)例
8. 4　綜合使用上述三種方法
第9章　提高系統(tǒng)運(yùn)行速度的方法
9. 1　序言
9. 2　修改電路以提高系統(tǒng)速度
9. 2. 1　直接修改電路
9. 2. 2　流水技術(shù)的概念及應(yīng)用
9. 2. 3　修改底層布局
9. 2. 4　合理使用CPLD資源
9. 3　修改軟件配置提高系統(tǒng)速度
9. 3. 1　器件選擇（Device…）
9. 3. 2　局部邏輯分析控制（Logic Option…）
9. 3. 3　流水線設(shè)置（本項(xiàng)操作并非在Assign菜單下完成）
9. 3. 4　打包（Clique…）
第10章  MAX＋PLUSⅡ仿真原理
10. 1  引言
10. 2　MAX＋PLUSⅡ仿真機(jī)理
10. 2. 1  功能仿真
10. 2. 2  時(shí)序仿真
10. 3  仿真中的節(jié)點(diǎn)
10. 3. 1　供仿真用的節(jié)點(diǎn)與組
10. 3. 2　標(biāo)識(shí)節(jié)點(diǎn)和組的類型
10. 4　狀態(tài)機(jī)的仿真
10. 5　小結(jié)
第11章　硬件描述語言AHDL
11. 1　概述
11. 2　AHDL的基本元素
11. 2. 1　保留關(guān)鍵字和保留標(biāo)識(shí)符
11. 2. 2　符號(hào)
11. 2. 3　帶引號(hào)和不帶引號(hào)的名稱
11. 2. 4　組
11. 2. 5　AHDL中的數(shù)字
11. 2. 6　布爾表達(dá)式
11. 3　AHDL設(shè)計(jì)的基本結(jié)構(gòu)
11. 3. 1　子設(shè)計(jì)段
11. 3. 2　邏輯段
11. 3. 3　變量段
11. 3. 4　Constant語句
11. 3. 5  Options語句
11. 3. 6　Include語句
11. 3. 7  Title語句
11. 3. 8　函數(shù)原型語句
11. 4　AHDL設(shè)計(jì)實(shí)例
11. 5　設(shè)計(jì)風(fēng)格
11. 5. 1　常用的設(shè)計(jì)風(fēng)格
11. 5. 2　空白區(qū)
11. 5. 3　注釋與文檔
11. 5. 4　命名習(xí)慣
11. 5. 5　AHDL對(duì)縮格的建議
11. 5. 6　文件結(jié)構(gòu)
第12章  Altera  FLEX 10K系列器件的配置與下載
12. 1　引言
12. 2　配置方式
12. 2. 1　分類
12. 2. 2　配置文件大小
12. 2. 3　配置中將用到的引腳
12. 2. 4　主動(dòng)串行配置或EPC1配置方式
12. 2. 5　被動(dòng)串行配置方式
12. 2. 6　被動(dòng)并行同步（PPS）配置方式
12. 2. 7　被動(dòng)并行異步（PPA）配置方式
12. 3　并口下載電纜ByteBlaster原理
12. 3. 1　概述
12. 3. 2　ByteBlaster的連接及原理
12. 3. 3  ByteBlaster的工作條件
第13章　工程設(shè)計(jì)中Altera器件的工作條件和應(yīng)注意的問題
13. 1　引言
13. 2　工作條件
13. 3　引腳電壓
13. 3. 1　引腳連接
13. 3. 2　閉鎖
13. 3. 3　帶電插拔
13. 3. 4　靜電放電
13. 4　輸出負(fù)載
13. 4. 1　電阻性負(fù)載
13. 4. 2　容性負(fù)載
13. 5　電源使用
13. 5. 1　Vcc和GND平面
13. 5. 2　去耦電容器
13. 5. 3　Vcc上升時(shí)間
13. 5. 4　電流損耗
13. 6　Altera器件的信息擦除
13. 7　Altera器件功耗估計(jì)
13. 7. 1　功率估計(jì)
13. 7. 2　熱分析管理
13. 8　高速板設(shè)計(jì)
13. 8. 1　引言
13. 8. 2　電源濾波及分配
13. 8. 3　信號(hào)與傳輸線的端接
13. 8. 4　阻抗匹配和端接電阻
13. 8. 5　串?dāng)_
13. 8. 6　地線毛刺
附錄　Altera器件選擇指南
參考文獻(xiàn)