數(shù)字電路設(shè)計與Verilog HDL

定　價：￥35.00

作　者：	張亮編著
出版社：	人民郵電出版社
叢編項：
標(biāo)　簽：	硬件描述語言計算機輔助設(shè)計數(shù)字電路

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ISBN：	9787115087706	出版時間：	2000-01-01	包裝：
開本：	26cm	頁數(shù)：	317	字數(shù)：

內(nèi)容簡介

　　本書首先概述了數(shù)字集成電路發(fā)展的歷史與未來，指出了硬件描述語言（HDL）在設(shè)計數(shù)字電路中所超的作用，并系統(tǒng)要地講解了Verllog HDL的語法要點。在此基礎(chǔ)上，本書以Verllog HDL為工具，介紹了向種描述電路的方法與技巧，列舉了向個典型電路的描述實例，然后用80C51單片機、硬盤控制器和PCI總線制作器接口等子系統(tǒng)的設(shè)計實例分別講解了自頂向下的層次化設(shè)計方法、同步與異步數(shù)據(jù)流的控制以及Master/Slave狀態(tài)機在總線控制等方面的設(shè)計技巧。文中還對Verllog建模與調(diào)試、BIST電路的原理與Verllog實現(xiàn)做了詳細論述，并提供了具體例子，最后以一個真實ASIC例子的簡單介紹作為全書的結(jié)尾。本書是Verllog HDL用于數(shù)字電路設(shè)計的中高級讀本，可作為大專院校計算機、微電子學(xué)和半導(dǎo)體專業(yè)高年級本科生和研究生的教材，也可作為數(shù)字集成電路芯片設(shè)計人員的參考書。

作者簡介

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圖書目錄

第1章數(shù)字集成電路設(shè)計概述 1
1.1 集成電路設(shè)計方法演變 1
1.2 硬件描述語言(HDL) 3
1.3 數(shù)字集成電路設(shè)計的典型流程 4
1.4 系統(tǒng)級集成電路設(shè)計技術(shù) 6
1.4.1 系統(tǒng)級集成電路設(shè)計方法 6
1.4.2 系統(tǒng)級集成電路設(shè)計中的IP問題 7
1.4.3 系統(tǒng)級集成電路測試技術(shù) 8
1.4.4 系統(tǒng)級集成電路芯片加工技術(shù) 9
1.4.5 系統(tǒng)級集成電路的發(fā)展未來 9
第2章硬件描述語言Verilog HDL語法簡介 11
2.1 Verilog HDL的發(fā)展與特點 11
2.2 模塊（Module）概念 12
2.3 基本數(shù)據(jù)類型 14
2.4 基本操作數(shù)與表達式 16
2.5 過程語句 19
2.5.1 for循環(huán)語句 20
2.5.2 while循環(huán)語句 20
2.5.3 case語句 21
2.5.4 repeat循環(huán)語句 22
2.5.5 forever循環(huán)語句 23
2.6 時間與事件的概念 23
2.7 時間與事件流的控制 25
2.8 并行的概念 29
2.8.1 fork-join結(jié)構(gòu) 29
2.8.2 disable語句 29
2.9 功能與任務(wù) 30
2.10 描述的類型 32
2.10.1 行為級描述 32
2.10.2 結(jié)構(gòu)級描述 34
2.10.3 混合模式表達 35
2.11 不同模塊中的變量存取 36
第3章幾種提高效率的電路描述方法與技巧 41
3.1 加法結(jié)構(gòu) 41
3.2 改進嵌入算子 44
3.3 使用狀態(tài)信息 45
3.4 寄存器的使用 48
3.5 傳播常量 50
3.6 隨機邏輯描述 50
3.7 共享復(fù)雜算子 51
3.8 關(guān)鍵路徑提取 53
3.8.1 簡單組合電路關(guān)鍵路徑提取方法 53
3.8.2 較復(fù)雜的always塊中關(guān)鍵路徑提取方法 54
3.8.3 復(fù)雜狀態(tài)機中關(guān)鍵路徑提取方法 56
第4章 Verilog HDL電路描述舉例 61
4.1 組合式的零計數(shù)電路 61
4.2 時序式的零計數(shù)電路 63
4.3 狀態(tài)機實現(xiàn)的飲料機 65
4.4 計數(shù)器實現(xiàn)的飲料機 69
4.5 超前進位加法器 71
第5章自頂向下的設(shè)計方法與設(shè)計實例 77
5.1 自頂向下的層次化分析方法 77
5.2 80C51指令兼容微處理機層次化設(shè)計樹 79
5.3 80C51指令兼容微處理機結(jié)構(gòu)模塊分析 80
5.3.1 外部接口模塊 80
5.3.2 FIFO模塊 84
5.3.3 ALU模塊 88
5.3.4 GET_INS模塊 92
5.3.5 DECODE模塊 95
5.3.6 EXE_CTL模塊 104
5.3.7 EXE_BRA模塊 106
5.3.8 EPROM模塊 109
5.3.9 外部RAM模塊 110
5.3.10 系統(tǒng)仿真模塊 111
第6章硬盤控制器子系統(tǒng)模塊化設(shè)計 113
6.1 功能描述 113
6.2 硬盤控制器子系統(tǒng)結(jié)構(gòu) 113
6.2.1 異步FIFO電路 114
6.2.2 CRC計算電路 128
6.2.3 UDMA狀態(tài)機電路 133
6.3 硬盤功能模擬 143
6.4 系統(tǒng)功能測試 189
第7章基于PCI局部總線的控制器模塊化設(shè)計 193
7.1 功能描述 193
7.2 PCI Master狀態(tài)機描述 194
7.3 PCI Slave 狀態(tài)機描述 197
7.4 系統(tǒng)功能模擬 201
第8章 Verilog建模與調(diào)試技巧 209
8.1 雙向端口 209
8.2 具有不確定輸入值的組合電路 213
8.3 作查表用的大存儲器 214
8.4 加載交叉存取式存儲器 220
8.5 建立和維持約束條件的驗證 223
8.6 Verilog執(zhí)行順序和調(diào)度的影響 223
8.7 復(fù)雜模塊測試向量的產(chǎn)生 226
8.8 測試向量的驗證 230
第9章數(shù)字集成電路中的嵌入式自測(BIST)電路 233
9.1 數(shù)字邏輯電路測試 233
9.2 嵌入式自測（BIST）電路原理 234
9.2.1 偽隨機測試向量產(chǎn)生 234
9.2.2 特征分析 238
9.2.3 嵌入邏輯塊觀測器 242
9.3 存儲器嵌入式自測（BIST）電路 244
9.3.1 存儲器BIST的概念 244
9.3.2 存儲器測試與錯誤類型 245
9.3.3 存儲器BIST電路結(jié)構(gòu) 246
9.3.4 存儲器BIST電路舉例 247
第10章真實ASIC系統(tǒng)舉例 289
10.1 HPT366系統(tǒng)結(jié)構(gòu) 289
10.2 HPT366的封裝與電氣特性 290
10.3 HPT366的應(yīng)用電路 295
附錄A Verilog形式化語法定義 299
A.1 BNF語法形式 299
A.2 BNF語法 299
附錄B Verilog關(guān)鍵詞 313
附錄C HDL編譯器不支持的Verilog結(jié)構(gòu) 315
C.1 不支持的定義和說明 315
C.2 不支持的語句 315
C.3 不支持的操作符 316
C.4 不支持的門級結(jié)構(gòu) 316
C.5 不支持的其他結(jié)構(gòu) 316
參考文獻 317