VHDL編程與仿真

第一章 VHDL概述
1.1 EDA技術(shù)
1.1.1 自動控制系統(tǒng)設計領(lǐng)域里存在的普遍問題
1.1.2 自動控制系統(tǒng)設計的完整解決方案-采用EDA技術(shù)
1.1.3 FPGA的設計
1.2 VHDL語言
1.2.1 硬件描述語言(HDL)
1.2.2 VHDL的設計方法
1.3 Active-VHDL簡介
1.3.1 VHDL的CAD工具
1.3.2 Active-VHDL簡介
第二章 Active-VHDL的安裝與啟動
2.1 系統(tǒng)配置
2.2 自動安裝
2.3 啟動程序
第三章 Active-VHDL集成環(huán)境
3.1 Active-VHDL主窗口
3.2 Active-VHDL主菜單
3.2.1 File菜單
3.2.2 Edit菜單
3.2.3 Search菜單
3.2.4 View菜單
3.2.5 Design菜單
3.2.6 Simulation菜單
3.2.7 Tools菜單
3.2.8 Help菜單
3.3 Active-VHDL工具按鈕
3.3.1 標準工具按鈕
3.3.2 VHDL編輯窗口工具按鈕
3.4 Active-VHDL子窗口
3.4.1 設計瀏覽窗口
3.4.2 控制窗口
3.4.3 進程窗口
3.4.4 查看窗口
第四章 VHDL基本模型結(jié)構(gòu)
4.1 設計實體
4.2 實體說明
4.2.1 類屬說明
4.2.2 端口說明
4.2.3 實體說明部分
4.2.4 實體語句部分
4.3 結(jié)構(gòu)體
4.4 設計庫
4.4.1 STD庫
4.4.2 WORK庫
4.4.3 資源庫
4.5 程序包
4.5.1 STANDARD程序包
4.5.2 TEXTIO程序包
4.5.3 Std_Logic_1164程序包
4.5.4 Numeric_Std程序包
4.5.5 Numeric_Bit程序包
第五章 VHDL語法規(guī)范
5.1 標識符的命名規(guī)則
5.1.1 短標識符
5.1.2 擴展標識符
5.2 對象
5.3 詞法單元
5.3.1 注釋
5.3.2 語句
5.3.3 數(shù)字
5.3.4 字符
5.3.5 字符串
5.3.6 位串
5.4 運算符
5.4.1 算術(shù)運算符
5.4.2 關(guān)系運算符
5.4.3 邏輯運算符
5.4.4 其它運算符
5.4.5 運算優(yōu)先級
5.5 表達式
5.5.1 算術(shù)表達式
5.5.2 關(guān)系表達式
5.5.3 邏輯表達式
5.5.4 其它表達式
第六章 類型和屬性
6.1 數(shù)據(jù)類型
6.1.1 標量類型
6.1.2 復合類型
6.1.3 指針類型
6.1.4 文件類型
6.2 子類型
6.3 類型轉(zhuǎn)換
6.3.1 用類型標記實現(xiàn)類型轉(zhuǎn)換
6.3.2 用戶創(chuàng)建的類型轉(zhuǎn)換
6.4 預定義屬性
6.4.1 值類屬性
6.4.2 函數(shù)類屬性
6.4.3 信號類屬性
6.4.4 類型類屬性
6.4.5 范圍類屬性
第七章 基本語句
7.1 VHDL基本語句
7.2 并行語句
7.2.1 信號賦值語句
7.2.2 塊(BLOCK)語句
7.2.3 進程(PROCESS)語句
7.2.4 斷言(ASSERT)語句
7.2.5 過程調(diào)用語句
7.2.6 元件例化語句
7.2.7 生成(GENERATE)語句
7.3 順序語句
7.3.1 變量賦值語句
7.3.2 信號賦值語句
7.3.3 IF語句
7.3.4 CASE語句
7.3.5 EXIT語句
7.3.6 LOOP語句
7.3.7 NEXT語句
7.3.8 NULL語句
7.3.9 REPORT語句
7.3.10 RETURN語句
7.3.11 WAIT語句
7.3.12 過程調(diào)用語句
7.3.13 斷言語句
第八章 子程序
8.1 VHDL中的子程序
8.2 過程
8.2.1 基本過程
8.2.2 帶INOUT類型參數(shù)的過程
8.2.3 過程調(diào)用
8.3 函數(shù)
8.3.1 基本函數(shù)及其調(diào)用
8.3.2 轉(zhuǎn)換函數(shù)及其調(diào)用
8.3.3 決斷信號與決斷函數(shù)
8.4 子程序重載
8.4.1 子程序重載
8.4.2 子程序變元類型的重載
8.4.3 子程序參數(shù)的重載
8.4.4 算符重載
第九章 模擬周期與δ延遲
9.1 模擬周期
9.2 δ延遲
9.3 信號與變量的區(qū)別
9.3.1 信號賦值與變量賦值
9.3.2 進程中的變量與子程序中的變量
9.3.3 共享變量
第十章 信號驅(qū)動源與延遲
10.1 信號驅(qū)動源模型
10.2 信號驅(qū)動源的延遲
10.3 傳輸延遲
10.3.1 語法格式
10.3.2 作用和影響
10.4 慣性延遲
10.4.1 語法格式
10.4.2 作用和影響
10.5 閾值慣性延遲
第十一章 配置
11.1 配置的定義
11.2 默認配置
11.3 元件配置
11.3.1 低級的配置形式
11.3.2 實體結(jié)構(gòu)體對形式
11.3.3 端口映射
11.4 映射庫實體
11.5 配置中的類屬
11.6 配置的類比
11.7 塊配置
11.8 結(jié)構(gòu)體配置
第十二章 描述風格
12.1 行為描述
12.2 數(shù)據(jù)流描述
12.3 結(jié)構(gòu)描述
12.4 混合描述
第十三章 測試基準
13.1 VHDL中的測試基準
13.2 測試基準描述
13.3 Active-VHDL中的測試基準
第十四章 Active-VHDL設計
14.1 新建設計
14.1.1 啟動時新建設計
14.1.2 設計中新建設計
14.2 添加端口
14.3 使用VHDL編輯窗口
14.4 使用設計瀏覽器
14.5 添加新文件
14.6 使用語言助手
第十五章 Active-VHDL調(diào)試
15.1 編譯設計
15.1.1 Active-VHDL編譯菜單
15.1.2 編譯過程
15.2 錯誤定位
15.3 使用書簽
15.3.1 添加書簽
15.3.2 切換書簽
15.3.3 刪除書簽
15.4 運行仿真
15.4.1 Run方式
15.4.2 Run Until方式
15.4.3 Run For方式
15.4.4 終止仿真
15.4.5 重新開始仿真
15.5 使用斷點
15.5.1 語句斷點
15.5.2 信號斷點
15.6 產(chǎn)生信號波形
第十六章 Active-VHDL分析
16.1 Active-VHDL分析
16.2 波形分析
16.3 使用信號列表
16.4 使用查看窗口
16.5 使用進程窗口
第十七章 有限狀態(tài)機
17.1 有限狀態(tài)機的描述風格
17.2 有限狀態(tài)機的VHDL描述
17.2.1 有限狀態(tài)機的編碼規(guī)則
17.2.2 有限狀態(tài)機的描述風格
17.2.3 有限狀態(tài)機描述實例
17.3 Active-VHDL中的有限狀態(tài)機
17.4 新建有限狀態(tài)機
17.4.1 啟動Active-VHDL時新建有限狀態(tài)機
17.4.2 已進入Active-VHDL時新建有限狀態(tài)機
17.5 設計有限狀態(tài)機
17.5.1 有限狀態(tài)機編輯窗口
17.5.2 使用設計向?qū)?
17.5.3 有限狀態(tài)機的詳細設計
17.6 有限狀態(tài)機的編譯
17.7 有限狀態(tài)機的仿真
第十八章 綜合
18.1 綜合進程
18.2 RTL級描述
18.3 約束
18.3.1 時間約束
18.3.2 面積約束
18.4 屬性
18.4.1 驅(qū)動
18.4.2 負載
18.4.3 到達時間
18.5 工藝庫
18.6 綜合
18.6.1 轉(zhuǎn)換
18.6.2 布爾優(yōu)化
18.6.3 映射到門級
第十九章 描述實例